nglaura/koreascience-summarization huggingface dataset:
다종의 CPU를 기반으로 ADC와 DC-DC 변환기를 포함하며 2M-byte의 SRAM이 내장된 SoC가 제안되었다. CPU 코어는 12-bit MENSA 코어, 32-bit Symmetric Multi-core 프로세서, 16-bit CDSP로 구성된다. 외부 SDRAM 메모리를 제거하기 위해 내부의 2M-byte SRAM을 설계하였으나 SRAM 블록들이 넓은 영역에 분포하여 기생 성분에 의해 속도가 저하되므로 SRAM을 작게 분할하여 레이아웃 하였다. 설계된 SoC는 55nm 공정으로 개발되었으며 속도는 200MHz이다.

Based on several CPU cores, an SoC including ADCs, DC-DC converter and 2M-byte SRAM is proposed in this paper. The CPU core consists of a 12-bit MENSA, a 32-bit Symmetric multi-core processor, as well as 16-bit CDSP. To eliminate the external SDRAM memory, internal 2M-byte SRAM is implemented. Because the SRAM normally occupies huge area, the parasitic components reduce the speed of SoC. In this work, the SRAM blocks are divided into small pieces to reduce the parasitic components. The proposed SoC is developed in a standard 55nm CMOS process and the speed of SoC is 200MHz.

(게재일: 2017.09.30)
본 논문에서는 잡음 제거 회로를 이용하여 공급 전원 제거 비를 향상시킨 LDO(Low drop-out) 레귤레이터를 제안하였다. LDO 레귤레이터 내부의 오차증폭기와 패스 트랜지스터 사이에 잡음 제거 회로를 두어 전압 라인에서 들어오는 노이즈에 패스 트랜지스터가 받는 영향을 줄일 수 있게 설계하였으며, 기존의 LDO 레귤레이터와 동일한 레귤레이션 특성을 갖도록 했다. 제안한 회로는 0.18um 공정을 사용하였고 Cadence의 Virtuoso, Spectre 시뮬레이터를 사용하였다.

In this paper, A low dropout (LDO) regulator that improves the power supply rejection ratio by using a noise canceling circuit is proposed. The noise rejection circuit between the error amplifier and the pass transistor is designed to reduce the influence of the pass transistor on the noise coming from the voltage source. The LDO regulator has the same regulation characteristics as the conventional LDO regulator. The proposed circuit uses 0.18um process and Cadence's Virtuoso and Specter simulator.

(게재일: 2017.09.30)
본 논문에서는 PMOS 구조를 삽입한 새로운 구조의 SCR(Silicon Controlled Rectifier)기반 ESD(Electrostatic Discharge) 보호소자를 제안한다. 제안된 ESD 보호회로는 내부에 PMOS가 추가적으로 형성된 구조적 특징을 지니며, Latch-up 면역 특성과 향상된 감내특성을 갖는다. TCAD 시뮬레이션을 이용하여 기존의 ESD 보호회로와 특성을 비교 분석하였다. 시뮬레이션 분석 결과, 제안된 보호 ESD 보호회로는 기존 SCR 기반 ESD 보호소자 HHVSCR(High Holding Voltage SCR)과 같은 우수한 Latch-up 면역 특성을 지닌다. 또한 HBM(Human Body Model) 최대온도 테스트 결과에 따르면, 제안된 ESD 보호회로는 355K의 최대온도 수치를 가지며, 이는 기존 HHVSCR의 373K와 비교하여 대략 20K가량 낮은 온도특성으로, 더욱 향상된 감내특성을 갖는 것으로 확인되었다. 제안된 ESD 보호소자는 N-STACK 기술을 적용하여 설계하여 전압별 적용이 가능함을 시뮬레이션을 통하여 검증하였다. 시뮬레이터로 시뮬레이션을 해본 결과, 제안된 ESD 보호회로는 단일 구조에서 2.5V의 홀딩전압 특성을 지니며, N배수의 증배에 따라 2-STACK 4.2V, 3-STACK 6.3V, 4-STACK 9.1V로 증가된 홀딩전압을 갖는 것을 확인하였다.

In this paper, we propose an ESD (Electrostatic Discharge) protection circuit based on a new structure of SCR (Silicon Controlled Rectifier) embedded with PMOS structure. The proposed ESD protection circuit has a built-in PMOS structure and has a latch-up immunity characteristic and an improved tolerance characteristic. To verify the characteristics of the proposed ESD protection circuit and to analyze its operating characteristics, we compared and analyzed the characteristics of the existing ESD protection circuit using TCAD simulation. Simulation results show that the proposed protection ESD protection circuit has superior latch-up immunity characteristics like the existing SCR-based ESD protection device HHVSCR (High Holding Voltage SCR). Also, according to the results of the HBM (Human Body Model) maximum temperature test, the proposed ESD protection circuit has a maximum temperature value of 355K, which is about 20K lower than the existing HHVSCR 373K. In addition, the proposed ESD protection circuit with improved electrical characteristics is designed by applying N-STACK technology. As a result of the simulation, the proposed ESD protection circuit has a holding voltage characteristic of 2.5V in a single structure, and the holding voltage increased to 2-STACK 4.2V, 3-STACK 6.3V, 4-STACK 9.1V.

(게재일: 2017.09.30)
대용량 무선 전력 전송 시스템은 ESS, 배터리 장치 등의 발전을 위한 핵심 기술이다. 무선 전력 전송 장치는 현재 자기유도 및 자기공진 기술들이 주를 이루고 있으며 유선 전력 전송에 비해 전력 전송 용량이 낮고 효율이 낮은 단점이 있다. 이 논문에서는 자기 결합을 갖는 가변속 모터 시스템을 기반으로 하는 대용량 무선 전력 전송 시스템을 제안하고자 한다. 제안된 방식은 대용량 전력 전송이 가능하며, 고효율과 낮은 고장 가능성의 장점을 가지고 있으며 시뮬레이션과 실험을 통해 제안된 기법의 성능을 검증하였다.

High-power wireless transmission system becomes a key technology for the advance of battery-powered devices. The wireless power transfer devices are currently dominated by the inductive and capacitive wireless power transfer systems, which have relatively low power transmission capacity and low efficiency rather than the wired power transmission. The work presented in this paper proposes an alternative method of high-power transmission system, based on a variable speed motor system with a magnetic coupling. It enables high-capacity power transmission, high efficiency, and low possibility of failures, and the performance of the proposed scheme is verified by simulation and experiments.

(게재일: 2017.09.30)
본 논문은 철도 차량용 electro-mechanical brake (EMB)의 클램핑 포스 과도응답 향상을 위한 토크 예측 제어 방법을 제안한다. 일반적으로 철도 차량에는 공압식 제동 시스템이 사용된다. 공압식 제동 시스템은 외부환경 변화에 민감하며, 과도응답 속도가 느리기 때문에 공주시간이 증가한다. 또한, 긴급 제동과 같은 기준 이상의 제동 토크를 인가하는 경우에 제동 효율이 낮은 단점이 있다. 이러한 공압식 제동 시스템의 단점은 철도 차량용 EMB 시스템을 적용하여 극복할 수 있다. 철도 차량용 EMB 시스템은 차량의 축중을 감소시키고, 설계 공간을 확보하기 때문에 연비 증가 및 설계 유연성 확보 등의 장점을 갖는다. 본 논문에서는 철도 차량용 EMB의 클램핑 포스 과도응답 향상을 위한 제어 방법을 제안한다. 제안하는 제어 방법의 타당성은 시뮬레이션을 통해 검증한다.

This paper proposes a torque predictive control for dynamic performance improvement of clamping force in electro-mechanical brake (EMB) for railroad cars. In general, pneumatic braking system (PBS) is used for railroad cars. It is sensitive depending on environmental changes and it has increasing idle running time because of slow dynamic response. Additionally, the PBS has low braking efficiency in case braking torque more than standard value is applied to the brake system such as emergency braking. In order to overcome these disadvantages of the PBS, the EMB is used for the railroad cars. The EMB for railroad cars has advantages that increasing the fuel efficiency and design flexibility because it is able to decrease vehicle weight of railroad cars and secure space for design. In this paper, control method for dynamic performance improvement of clamping force in EMB for railroad car is proposed. The effectiveness of the proposed control method is verified by the simulation results.

(게재일: 2017.09.30)
HEVC(high efficiency video coding)의 엔트로피 코딩 방식인 CABAC(context-based adaptive binary arithmetic coding)에서는 각 구문 요소의 발생 확률을 추정하는 문맥 모델이 사용된다. 본 논문에서는 CABAC 복호화에 필요한 문맥 모델러를 설계하고 이를 구현하였다. 초기화에 필요한 연산 숫자를 줄이고 속도를 높이기 위해 참조 테이블을 사용하였으며, HEVC의 표준 테스트 영상 및 표준 부호기 구성에 대해 12가지의 시뮬레이션을 수행하여 모두 성공적으로 동작하는 것을 확인하였다. 설계된 문맥 모델러를 0.18um에서 합성하였을 때의 최대 동작 주파수, 최대 처리율 및 게이트 수는 각각 200 MHz, 200 Mbin/s, 29,268 게이트이다.

HEVC (high efficiency video coding) exploits CABAC (context-based adaptive binary arithmetic coding) for entropy coding, where a context model estimates the probability for each syntax element. In this paper, a context modeler was designed and implemented for CABAC decoding. lookup table was used to reduce computation and to increase speed. 12 simulations for HEVC standard test sequences and encoder configurations were performed, and the context modeler was verified to perform correction operations. The designed context modeler was synthesized in 0.18um technology. Maximum frequency, maximum throughput, and gate count are 200 MHz, 200 Mbin/s, and 29,268 gates, respectively.

(게재일: 2017.09.30)
근래에 전 세계적으로 비전공자나 중등학생들에게도 코딩 교육이 폭넓게 이루어지고 있으며 파이썬(python)은 비전문가의 교육용으로도 널리 채택되고 있다. 그리고 아두이노(arduino)는 피지컬 컴퓨팅(physical computing)과 사물인터넷 용도로 사용되는 대중적인 하드웨어이지만 언어로 제어되므로 비전문가가 초기에 진입하기에 어려움이 있다. 본 논문은 파이썬 언어와 I2C 통신으로 마스터(master) 기기에서 다수의 아두이노 기기들을 동시에 제어할 수 있는 무오류 프로토콜을 제안한다. 본 논문에서 구현된 프로토콜을 이용하면 다수의 아두이노를 파이썬으로 오류없이 제어할 수 있으므로 아두이노를 제어하는데 파이썬 프로그램의 장점을 활용할 수 있다.

Python language is widely used because of its ease of learning and its wide application range. Arduino, on the other hand, is also widely utilized hardware for physical computing and internet of things(IoT). However, Arduino is controlled by language, which makes it difficult for non-experts to enter swiftly. This paper proposes an errorless protocol that can simultaneously control multiple Arduino devices in a master device using python language with I2C communication. Using the protocol proposed in this paper, we can take advantage of the python language to control multiple Arduinos.

(게재일: 2017.09.30)
본 논문에서는 디스플레이 장치의 화면을 픽셀 단위로 구성하는 Rasterizer의 가속화를 위하여 SIMT구조의 GPGPU(General Purpose computing on Graphics Processing Units)를 사용하였다. GPU는 많은 수의 ALU를 가지고 있고, 병렬처리하기 때문에 연산처리가 매우 빠르다. 따라서 본 논문에서는 연산을 순차적으로 수행하는 CPU와 연산을 병렬적으로 수행하는 GPU를 이용하여 3D그래픽스 모델을 생성하는 rasterizer를 구현했다. 한 프레임 생성 시 Intel CPU를 이용한 rasterizer보다 본 논문에서 제안하는 rasterizer가 1.45배 좋은 성능을 확인하였다.

In this paper, SIMT structure based GPGPU (General Purpose Computing on Graphics Processing Units) is used for accelerating the Rasterizer which constitutes the screen of the display device in pixel unit. The GPU has a large number of ALUs, and the processing is very fast because of parallel processing. Therefore, in this paper, we implemented a rasterizer that generates a 3D graphics model using a CPU that performs operations sequentially and a GPU that performs operations in parallel. We confirmed that proposed rasterizer in this paper is 1.45 times better than rasterizer using Intel CPU when generating one frame.

(게재일: 2017.09.30)
최근 반도체의 집적도가 증가하고 배선 폭이 미세해짐에 따라 칩 수준의 EMI(electromagnetic interference)가 문제로 대두되고 있다. 이에 따라 칩 제조사는 칩 수준의 EMI를 측정하기 위해 TEM 셀(transverse electromagnetic cell)을 사용하고 있다. 이를 위해 측정용 PCB(printed circuit board)를 제작하여야 하지만, PCB의 배선 패턴 등이 EMI 측정에 영향을 미칠 수 있다는 점이 간과되고 있다. 본 논문에서는 PCB 설계 변수를 변화시켜가며 테스트 패턴을 제작한 다음 TEM 셀의 EMI 측정에 미치는 영향을 분석하였다. 또한 이를 바탕으로 EMI 측정에 미치는 영향을 최소화하기 위한 PCB 설계 가이드라인을 제시하였다.

Recently, semiconductor integration density enormously increases and its interconnection width is significantly narrowed, which leads to EMI (electromagnetic interference) problems on chip level. Chip manufacturer exploits TEM cell (transverse electromagnetic cell) to measure EMI on chip level, which requires PCB (printed circuit board) for measurement purpose. However, it is often neglected to consider that PCB patterns and other factors can affect on EMI measurement. In this paper, several test patterns are designed for different PCB design variables, and effects of PCB patterns on EMI measurement in TEM cell are analyzed. Based on these analyses, PCB design guidelines are also proposed to minimize the effects on EMI measurements.

(게재일: 2017.09.30)
본 논문에서는 전방위 화각을 가진 Dash Camera의 EMI 대응을 위한 보드 설계를 제안한다. 제안된 보드는 DM 및 CM 입력 노이즈 감소회로를 설계하고 능동 EMI 필터 결합회로를 적용하여 개발한다. DM 및 CM 입력 노이즈 감소회로 설계부분에서는 기생적 커패시턴스(CP)을 통해 입력 신호로 커플링된 DM 잡음을 얻기 위한 차동연산 증폭기 회로를 사용한다. 능동 EMI 필터 결합회로를 적용하여 설계하는 부분에서는 회로의 간략화를 위하여 EMI 소스의 노이즈를 분리하여 보상해 주기 위하여 노이즈 분리기를 설치하여 CM과 DM 능동필터를 동시에 보상한다. 제안된 EMI 대응을 위한 보드의 성능을 평가하기 위하여 공인 인정기관에서 실험한 결과, 각각의 주파수 대역에 따른 전자파 인증규격이 만족됨을 확인하였다.

In this paper, The proposed board is developed by EMI compliant Dash Camera with omni angle. The proposed board is designed by designing DM and CM input noise reduction circuit and applying active EMI filter coupling circuit. The DM and CM input noise reduction circuit design uses a differential op amp circuit to obtain the DM noise coupled to the input signal via the parasitic capacitance(CP). In order to simplify the circuit by applying the active EMI filter coupling circuit, a noise separator is installed to compensate the noise of the EMI source to compensate the CM and DM active filter simultaneously. In order to evaluate the performance of the board for the proposed EMI response, an authorized accreditation body has confirmed that the electromagnetic certification standard for each frequency band is satisfied.

(게재일: 2017.09.30)
본 논문에서는 Mu-negative Metamaterial 단일 셀을 사용하여 700MHz대역과 2.45GHz 대역에서 동작하는 이중대역 모노폴 안테나 설계에 관하여 연구하였다. Mu-negative metamaterial 단일셀은 interdigital capacitor 구조를 사용하였고, 안테나 방사부에 삽입함으로써 이중대역 안테나를 구현하였다. 또한 기생도체를 안테나 방사부 뒷면에 있도록 구현하여 안테나의 공진점을 제어할 수 있고, 대역폭을 개선하였다. 최종적으로 750MHz UHD대역과 2.45GHz WiFi 대역에서 동작하는 안테나를 구현하였다. 설계제작한 안테나의 크기는 이고, 실험 결과 750MHz 대역에서 8dB 대역폭과 이득특성은 각각 320MHz(42.8%), 5.28dB, 2.45GHz에서 6dB 대역폭과 이득은 540MHz(21.6%), -0.46dB이다. 공진점은 이론값과 실험값이 일치하였으며, 방사패턴은 두 대역에서 전방향 특성을 갖고 있음을 확인하였다.

This paper was studied the double-band monopole antenna design with Mu-negative metamaterial unit cell, which operates at 700MHz and 2.45GHz band. Mu-negative unit cell made of the interdigital capacitor structure to operate a double-band antenna by inserting it into an antenna radiator unit. In addition, the parasitic conductor is implemented on the back side of the antenna radiation part, so that the resonance point of the antenna can be controlled and the bandwidth is improved. Finally, we implemented an antenna operating in the 750MHz UHD band and the 2.45GHz WiFi band. The designed antenna has a size of . Experimental results show that the 8dB bandwidth and gain characteristics at 750MHz band are 320MHz(42.7%), 5.28dB, 6dB bandwidth and gain at 2.45GH are 540MHz (21.6%), -0.46dB. From the experimental results, we confirmed that the resonance point with theoretical value is in agreement with experimental value, and the radiation patterns are have the omnidirectional characteristic in both bands.

(게재일: 2017.09.30)
공항의 안정적인 운영을 위하여 승객의 단기예측은 매우 중요하다. 본 논문에서는 인천공항의 출입국자 예측을 위하여 출입국자의 대부분을 차지하는 한국인과 중국인의 출국자의 예측 모델링을 수행하였다. 예측 모델링 정확도 향상을 위해 네이버와 바이두 검색 트렌드 데이터를 활용하였다. 출국자 수들과 관련 검색 트렌드 데이터 간 Granger Causality 테스트를 수행하여 상관관계가 있음을 확인하였다. "출국자 수" 단독으로 예측하는 것보다 "출국자 수"와 "검색어 트렌드" 자료를 합하여 예측하는 것이 정확도가 향상됨을 알 수 있었다. 이는 검색이 어떤 일을 수행하기 전에 하는 행위이기 때문이고, 검색 트렌드 데이터 내에 태생적으로 예측 기재가 존재함을 본 연구를 통하여 확인할 수 있었다.

Short-term prediction of the number of passengers at the airport is very essential for the efficient and stable operation of the airport. Here, to forecast the immigration of Incheon International Airport, we perform the predictive modeling of Korean and Chinese outbound travelers comprising most of immigration. We conduct the Granger Causality test between the number of outbound travelers and related search trend data to confirm the correlation. It is found that the forecasting with both "outbound travelers" and "search term trends" data outperforms the one only with "outbound travelers" data. This is because search activities are done before doing something and this study confirms that search trend data inherently possess the potential for prediction.

(게재일: 2017.03.31)
본 논문에서는 Latch-up 면역과 우수한 면적 효율성을 갖는 고전압용 ESD 보호회로를 제안한다. 제안된 회로는 기존의 SCR에 대하여 플로팅 영역 삽입과 세그먼트 레이아웃 기법을 적용함에 따라 매우 높은 홀딩 전압을 갖는다. 제안된 ESD 보호회로는 세그먼트 레이아웃 기법을 이용하여 높은 면적 효율을 지닌다. 제안된 소자는 일반적인 SCR의 3.39V의 홀딩 전압과 비교하여 21.67V의 높은 홀딩 전압을 가진다. 제안된 소자의 전기적 특성은 Synopsys사의 TCAD를 통해 검증하였으며, 0.18 BCD 공정을 이용한 실제 제작을 통해 증명하였다.

This paper proposed the ESD protection circuit for the high-voltage applications with latch-up immunity and high area efficiency. The proposed circuit has high holding voltage compared to the conventional SCR by inserting the floating regions and applying the segmentation layout. It has the area efficiency is more higher due to the segmentation layout. The proposed circuit has the higher holding voltage of the 21.67V than the 3.39V of the conventional SCR. The electrical characteristics of the proposed circuit was investigated by TCAD simulator, and was proved through the fabrication by using the 0.18 BCD process.

(게재일: 2017.03.31)
본 논문에서는 대형 풍력발전시스템에서 신뢰성 및 품질에 가장 큰 영향을 주는 기계적인 부품에 있어서 증속기어를 제거함으로서 잠재적인 고장 및 전력품질 저하의 문제점을 해결하고자 한다. 제안된 방식은 회전가능한 고정자와 슬립링을 적용하고, 고정자를 회전시킴으로써 기존의 증속기를 갖는 풍력발전시스템과 유사한 발전특성을 확보하고자 한다. 또한, 제안된 방식의 동작과 성능을 확인하기 위해 PSIM 시뮬레이션 패키지를 사용하여 시뮬레이션을 수행하여 성능을 검증하였다.

As the demands for offshore wind power generation systems on a large scale have grown dramatically, and extensive developments in PMSG (Permanent Magnet Synchronous Generator) and DFIG (Doubly-fed Induction Generator) wind turbine system have been going on. However, the wind power systems have been more sophisticated, and their reliability becomes critical issues. Averagely, wind turbines have shut down for about a week per year for repairs and maintenance. Especially the high speed gearbox of DFIG is inevitable components for high power generation, but becomes one of the critical failures. In this paper, a new reliable gearless wind turbine structure is proposed. The gearless wind turbine can operate on a maximum power points by controlling the speed of a rotational stator. The proposed approach is verified by PSIM simulations, resulting in increased energy reliability.

(게재일: 2017.03.31)
본 논문에서는 적은 면적의 GP-GPU에서 성능을 향상시키기 위한 방법을 제안한다. 본 논문에서는 superscalar와 같이 과도하게 스케줄링 복잡성을 증가시키지 않는 대신 단순한 코어의 수를 늘려 성능을 극대화 시키는 방법을 제안한다. GP-GPU를 구성하는 Stream Processor의 구조를 단순화한다. 또한, Warp Schedule에서 thread 할당을 어플리케이션에 적합한 방법을 개발하여 성능을 개선한다. 성능을 검증하는 방안으로 neural network의 한 분야인 딥러닝에 대한 스레드 할당방식을 제안한다. Neural Network 알고리즘의 경우 Intel CPU 대비 90%에서 ARM Cortex-A15 4 core 대비 98% 성능 향상을 확인할 수 있었다.

In this paper, we proposed a way to improve function of small scale GP-GPU. Instead of using superscalar which increase scheduling-complexity, we suggested the application of simple core to maximize GP-GPU performance. Our studies also demonstrated that simplified Stream Processor is one of the way to achieve functional improvement in GP-GPU. In addition, we found that developing of optimal thread-assigning method in Warp Scheduler for specific application improves functional performance of GP-GPU. For examination of GP-GPU functional performance, we suggested the thread-assigning way which coordinated with Deep-Learning system; a part of Neural Network. As a result, we found that functional index in algorithm of Neural Network was increased to 90%, 98% compared with Intel CPU and ARM cortex-A15 4 core respectively.

(게재일: 2017.03.31)
본 논문에서는 기존의 superscalar GP-GPU 구조와 달리 superscalar issue를 제거하여 GP-GPU성능을 향상하는 방법을 제안한다. superscalar issue를 제거하기 위해 stream processor의 구조를 단순화했다. stream processor의 구조가 단순화 됨에 따라 하드웨어의 크기를 크게 늘리지 않고 thread 개 수가 늘려 성능을 개선하였다. thread 개수가 늘어남에 따라 thread의 묶음인 warp을 관리하는 warp scheduler 구조를 새롭게 제안하였다. 제안하는 warp scheduler는 superscalar issue가 제거 되어 있기 때문에 warp 활성화 정보를 통해 라운드 로빈 스케쥴링을 통해 활성화 된 warp에게 명령어를 전달한다. 성능 비교는 가우시안 필터링 연산을 사용하였으며 기존의 GP-GPU의 비해 7.89배의 성능향상을 보였다.

In this paper, we proposed a way to improve performance of GP-GPU by deletion of superscalar issue from its original form. At first, we simplified the structure of stream processor in order to eliminate superscalar issue. Under this condition, preservation of hardware size and increasing of thread number were followed by functional improvement of GP-GPU. As the number of thread was getting larger, we proposed the new model of warp scheduler which adjusts the group of thread. This superscalar issue-deleted warp scheduler transferred the instructions to warp which was activated by Round Robin Scheduling. Performance comparison was conducted by Gaussian filtering and the results indicated that our newly designed GP-GPU showing 7.89 times better in its performance than original one.

(게재일: 2017.03.31)
본 논문에서는 플래너 게이트 및 트렌치 게이트의 구조를 동시에 가지고 있는 1200V급 이중 게이트 IGBT 소자를 제안함과 동시에 전기적인 특성을 분석하였으며, 분석된 결과를 가지고 플래너 게이트 및 트렌치 게이트 IGBT 소자의 전기적인 특성과 비교 분석하였다. 이중 게이트 IGBT 소자를 설계하는데 있어 문턱전압 및 온 상태 전압 강하에 영향을 주는 P-베이스 영역에 있어 P-베이스에 깊이는 트렌치 게이트 소자 영역에 영향을 주며, P-베이스에 너비는 플래너 게이트 소자 영역에 영향을 주는 것을 확인할 수 있었다. 본 연구에서 제시한 이중 게이트 IGBT 소자의 전기적인 특성인 항복전압은 1467.04V, 온 전압 강하는 3.08V, 문턱전압은 4.14V의 특성을 나타내고 있다.

IGBT (Insulated Gate Bipolar Transistor) device is a device with excellent current conducting capability, it is widely used as a switching device power supplies, converters, solar inverter, household appliances or the like, designed to handle the large power. This research was proposed 1200 class dual gate IGBT for electrical vehicle. To compare the electrical characteristics, The planar gate IGBT and trench gate IGBT was designd with same design and process parameters. And we carried to compare electrical characteristics about three devices. As a result of analyzing electrical characteristics, The on state voltage drop charateristics of dual gate IGBT was superior to those of planar IGBT and trench IGBT. Therefore, Aspect to Energy Loss, dual gate IGBT was efficiency. The breakdown volgate and threshold voltage of planar, trench and dual gate IGBT were 1460V and 4V.

(게재일: 2017.03.31)
움직임 추정기는 동영상 압축에서 가장 많은 연산량을 차지하는 연산으로, 처리 속도를 맞추기 위해 다수의 단위 연산기를 병렬로 사용하는 경우가 많다. 단위 연산기를 많이 사용할수록 처리 속도가 빨라지지만 하드웨어 면적도 커지기 때문에 단위 연산기의 개수를 최적화하는 것이 중요하다. HEVC(high efficiency video coding)의 경우 연산량을 줄이고 성능을 높이기 위해서 다단계 움직임 추정 기법을 주로 사용하는데, 각 단계마다 탐색점의 개수 및 위치가 다르기 때문에 단위 연산기의 사용률이 항상 100%가 되지 않으며 단위 연산기의 개수에 따라 사용률이 크게 달라진다. 본 논문에서는 단위 연산기의 사용률과 연산 사이클을 계산하여 주어진 움직임 추정 기법에 최적화된 단위 연산기 개수를 찾아 내는 방법을 제안한다.

Motion estimation occupies the largest computation in the video compression. Multiple processing elements are often exploited in parallel to meet processing speed. More processing elements increase processing speed, but they also increase hardware area. therefore, it is important to optimize the number of processing element. HEVC (high efficiency video coding) usually exploits multi-stage motion estimation algorithms for low computation and high performance. Since the number and position of search points are different in each stage, the utilization of the processing elements is not always 100% and the utilization is quite different with the number of processing elements. In this paper, the optimizing method is proposed on the number of processing elements. It finds out the optimal number of the processing elements for the given multi-stage motion estimation algorithm by calculating utilization and execution cycle of the processing elements.

(게재일: 2017.03.31)
실리콘카바이드 소자는 넓은 밴드갭을 갖는 물질로서 많은 주목을 받아왔다. 특히 4H-SiC 쇼트키 배리어 다이오드는 빠른 스위칭 속도와 낮은 순방향 전압강하의 특성으로 인해 널리 사용되고 있다. 그러나 쇼트키 배리어 다이오드의 낮은 신뢰성으로 인한 문제로 대안인 Super Barrier Rectifier(SBR)가 연구되었다. 본 논문은 4H-SiC trench-type accumulation super barrier rectifier(TASBR)를 분석하고 제안한다. 2D 시뮬레이션을 통해 본 구조는 심각한 역방향 저지전압의 감소와 누설전류의 증가가 없는 동시에 순방향 전압 강하는 21.06% 향상됨을 확인 할 수 있었다. 이러한 새로운 정류기 구조를 이용하면 전력손실이 적은 애플리케이션을 기대할 수 있다.

SiC devices have drawn much attentions for its wide band gap material properties. Especially 4H-SiC Schottky barrier diode is widely used for its rapid switching speed and low forward voltage drop. However, the low reliability of Schottky barrier diode has many problems that Super Barrier Rectifier(SBR) was researched for alternative. makes 4H-SiC trench-type accumulation super barrier rectifier(TASBR) is analyzed and proposed in this paper. We could verified that forward voltage drop was improved 21.06% without severe degradation of reverse breakdown voltage and leakage current based on the results from 2-D numerical simulations. With this novel rectifier structure, we can expect application with less power loss.

(게재일: 2017.03.31)
영상 압축은 데이터베이스에서 전송과 저장의 응용에 매우 중요한 분야이다. 비디오나 디지털 영상 응용에서 긴 탭의 필터를 사용하면 의미 있는 정도의 코딩이득은 얻지만 하드웨어의 복잡도를 증가시킨다. 우리는 한 쌍의 쌍직교 성질의 부 분할의 영상을 얻기 위하여 웨이브렛 변환을 사용한다. 첫째, 짧고 주요한 대칭 분석의 구현을 1차원 경우에 제시하였다. 둘째, 원래의 영상이 부대역 필터뱅크를 사용하여 다른 스케일로 분해되었다. 셋째, 본 논문에서 McClellan 변환을 사용하여 2차원의 쌍직교 필터를 얻는 기법을 제시하였다. 제시하는 웨이브렛 기저들이 영상압축에 사용되는 웨이브렛 변환에 효과적으로 사용될 수 있음을 보였다. 쌍직교 필터들의 성능 비교표로부터 웨이브렛 기저의 영상에 대한 응용에서는 우리는 실제적으로 ortho-normal 필터에 근사한 필터를 사용한다.

Image compression is now essential for applications such as transmission and storage in data bases. For video and digital image applications the use of long tap filters, while not providing any significant coding gain, may increase the hardware complexity. We use a wavelet transform in order to obtain a set of bi-orthogonal sub-classes of images; First, the design of short kernel symmetric analysis is presented in 1-dimensional case. Second, the original image is decomposed at different scales using a subband filter banks. Third, this paper is presented a technique for obtaining 2-dimensional bi-orthogonal filters using McClellan transform. It is shown that suggested wavelet bases is well used on wavelet transform for image compression. From performance comparison of bi-orthogonal filter, we actually use filters close to ortho-normal filters on application of wavelet bases to image analysis.

(게재일: 2017.03.31)