nglaura/koreascience-summarization huggingface dataset:
본 논문에서는 중성자 방사선 측정을 위한 고속 고정밀 중성자 측정을 위한 하드웨어 설계방법을 제안한다. 제안된 고속 고정밀 중성자 측정 장치의 하드웨어 설계는 고성능 A/D 변환기를 사용하여 고정밀 고속의 아날로그 신호를 디지털 데이터로 변환할 수 있도록 구성된다. 중성자 센서를 사용하여 입사된 중성자 방사선 입자를 검출하고, 극저전류 정밀 측정 모듈을 통해 검출된 중성자 방사선을 보다 정밀하고 빠르게 측정하는 모듈을 설계한다. 고속 고정밀 중성자 측정을 위한 하드웨어 시스템은 중성자 센서부, 가변 고전압 발생부, 극저전류 정밀 측정부, 임베디드 시스템부, 디스플레이부 등으로 구성 된다. 중성자 센서부는 고밀도 폴리에틸렌을 통해 중성자 방사선을 검출하는 기능을 수행한다. 가변 고전압 발생부는 중성자 센서가 정상적으로 운영되기 위하여 발열 및 잡음 특성에 강인한 0 ~ 2KV 가변 고전압 발생장치의 기능을 수행한다. 극저전류 정밀 측정부는 중성자 센서에서 출력되는 고정밀 고속의 극저전류 신호를 고성능 A/D 변환기를 사용하여 정밀하고 빠르게 측정하고 아날로그 신호를 디지털 신호로 변환하는 기능을 수행한다. 임베디드 시스템부는 고속 고정밀 중성자 측정을 위한 중성자 방사선 측정 기능, 가변 고전압 발생장치 제어 기능, 유무선 통신 제어 기능, 저장 기능 등을 수행한다. 제안된 고속 고정밀 중성자 측정을 위한 하드웨어를 실험한 결과, 불확도, 중성자 측정 속도, 정확도, 중성자 측정 범위 등에서 기존의 장치보다 우수한 성능이 나타남을 확인할 수가 있다.

In this paper, a hardware design method is proposed for high speed high precision neutron radiation measurements. Our system is fabricated to use a high performance A/D Converter for digital data conversion of high precision and high speed analog signals. Using a neutron sensor, incident neutron radiation particles are detected; a precision microcurrent measurement module is also included: this module allows for more precise and rapid neutron radiation measurement design. The high speed high precision neutron measurement hardware system is composed of the neutron sensor, variable high voltage generator, microcurrent precision measurement component, embedded system, and display screen. The neutron sensor detects neutron radiation using high density polyethylene. The variable high voltage generator functions as a 0 ~ 2KV variable high voltage generator that is robust against heat and noise; this generator allows the neutron sensor to perform normally. The microcurrent precision measurement component employs a high performance A/D Converter to precisely and swiftly measure the high precision high speed microcurrent signal from the neutron sensor and to convert this analog signal into a digital one. The embedded system component performs multiple functions including neutron radiation measurement for high speed high precision neutron measurements, variable high voltage generator control, wired and wireless communications control, and data recording. Experiments using the proposed high speed high precision neutron measurement hardware shows that the hardware exhibits superior performance compared to that of conventional equipment with regard to measurement uncertainty, neutron measurement rate, accuracy, and neutron measurement range.

(게재일: 2016.03.31)
본 논문은 SIMT(Single Instruction Multi Thread)구조 GP-GPU(General Purpose Graphic Processing Unit)에서 그래픽 어플리케이션 성능을 향상시키기 위해 타일 기반 그래픽 파이프라인 구조를 제안한다. 타일 기반 그래픽 파이프라인 구조는 병렬적으로 Rasterization 단계를 처리하고, 불필요한 그래픽 처리 연산은 수행하지 않는다. SIMT구조를 통해 대용량 데이터를 병렬로 처리하여 연산 성능을 향상시켰고, 이는 3D 그래픽 파이프라인 처리의 성능을 향상하였다. 제안하는 구조를 통해 3D 그래픽 어플리케이션을 처리할 때 3D 모델을 구성하는 정점 데이터가 많아 질수록 높은 효율을 보인다. 제안하는 구조는 'RAMP'와 기존의 선행 연구를 비교하여 약 1.18배에서 최대 3배까지의 처리 성능 향상을 확인하였다.

This paper proposes a design of the tile based on graphic pipeline to improve the graphic application performance in SIMT based GP-GPU. The proposed Tile based on graphics pipeline avoids unnecessary graphic processing operation, and processes the rasterization step in parallel. The massive data processing in parallel through SIMT architecture improve the computational performance, thereby improving the 3D graphic pipeline performance. The more vertex data of 3D model, the higher performance. The proposed structure was confirmed to improve processing performance of up to 3 times from about 1.18 times as compared to 'RAMP' and previous studies.

(게재일: 2016.03.31)
본 논문에서, 접힌구조의 기생소자를 갖는 이중대역을 저지하는 대역저지 UWB 안테나를 구현하였다. 제안된 안테나는 정육각형 평면 방사 패치를 갖는 안테나에 안테나의 윗면과 아랫면에 걸쳐 있는 접힌구조의 기생소자로 구성되어있다. 한가지 기법으로 하나의 대역을 저지시키는 기존의 다른 안테나와는 달리, 접힌구조의 기생소자는 하나의 간단한 구조를 통해 이중대역 저지를 만족한다. 접힌구조의 기생소자로 인해 이중대역은 WiMAX, C-band, 그리고 WLAN 대역을 저지시킨다. 제안된 안테나의 대역은 3.1~10.6 GHz에서 전압 정재파비는 이중대역저지 대역인 3.4~4.2 GHz, 5.15~6.00 GHz를 제외한 구간에서 2 이하를 만족한다.

In this paper, we present a compact planar dual band rejection Ultra Wide Band(UWB) antenna with folded parasitic element. The proposed antenna is consist of a hexagonal planar radiation patch antenna with a folded parasitic element which is located over the top and bottom surface. In contrast with other antenna which rejects single band using one method, folded parasitic element rejects dual band using one simple structure. Owing to folded parasitic element, dual-rejected properties are achieved in the Worldwide Interoperability for Microwave Access(WiMAX), C-band, and Wireless Local Area Network(WLAN) bands. The bandwidth of the proposed antenna was measured as 3.1~10.6 GHz for voltage standing wave ratio(VSWR) less than 2, except for the dual rejection bands of 3.4~4.2 GHz and 5.15~6.00 GHz.

(게재일: 2016.03.31)
영상 인식에서 널리 이용되는 PPHT(Progressive Probability Hough Transform)는 직선을 정확하게 인식하는 우수한 알고리즘이나 원본 영상이 선명하지 않거나 복잡하여 잡음 성분이 많은 경우 인식률이 감소하는 문제가 있다. 이러한 문제를 해결하기 위해 잡음에 강하고 손상된 가장자리 패턴을 복구하며 직선을 인식하는 개선된 PPHT 방식을 제안한다. 제안하는 알고리즘은 픽셀 단위로 직선을 추적하고 검증하여 선분을 검출하는 방식으로 잡음의 영향을 최소화하고 손상된 가장자리 패턴을 일정 범위 내에서 복구하여 인식률을 증가시켰다. 제안한 알고리즘을 차선 인식에 적용하여 직선의 오인식률을 30% 이상 감소시키고 선분 인식률이 15%까지 증가함을 확인하였다.

The detection rate of Progressive Probability Hough Transform(PPHT) is decreased when a lot of noise components exist due to an unclear or complex original image although it is quite a good algorithm that detects line segments accurately. In order to solve the problem, we propose an improved line detecting algorithm which is robust to noise components and recovers slightly damaged edges. The proposed algorithm is based on PPHT and traces a line segments by pixel and checks of it is straight. It increases the detection rate by reducing the effect of noise components and by recovering edge patterns within a limited pixel size. The proposed algorithm is applied to a lane detection method and the false positive detection rate is decreased by 30% and the line detection rate is increased by 15%.

(게재일: 2016.03.31)
본 논문에서는 다양한 영상 전처리 알고리즘들을 적용할 수 있고, 영상 인식과 같이 ISP 응용 프로그램을 병렬로 처리 가능한 SIMT(Single Instruction Multiple Threads) 기반 Image Signal Processor를 제안하였다. 기존의 ISP는 입력 영상의 품질 개선을 위하여 영상 개선 알고리즘이 하드웨어로 설계되어 처리 속도는 빠르지만 다양한 영상 처리 알고리즘에 따라 성능 최적화에 어려움이 있었다. 제안한 ISP는 명령어를 기반으로 한 프로세서로서 다양한 영상 처리 알고리즘을 수행하고 SIMT 구조를 적용하여 알고리즘을 병렬로 수행해 성능을 개선하였다. 제안하는 ISP를 검증하기 위해 Xilinx Virtex-7을 탑재한 VC707 Board를 사용하였으며 cell multicore processor와 비교했을 경우 수행시간이 약 71%, ARM Cortex-A9과 ARM Cortex-A15와 비교하였을 경우 각각 63%, 33% 성능을 개선하였다.

In this paper, we proposed SIMT based Image Signal Processor which can apply various image preprocessing algorithms and allow parallel processing of application programs such as image recognition. Conventional ISP has the hard-wired image enhancement algorithm of which the processing speed is fast, but there was difficult to optimize performance depending on various image processing algorithms. The proposed ISP improved the processing time applying SIMT architecture and processed a variety of image processing algorithms as an instruction based processor. We used Xilinx Virtex-7 board and the processing time compared to cell multicore processor, ARM Cortex-A9, ARM Cortex-A15 was reduced by about 71 percent, 63 percent and 33 percent, respectively.

(게재일: 2016.03.31)
본 논문에서는 기계학습 알고리즘을 이용하여 다중물리(Multi-physics) 시뮬레이션의 반복 횟수를 획기적으로 줄일 수 있는 다중물리해석 예측 방법을 제안한다. 기존의 다중물리해석 시뮬레이션의 경우 소요되는 시간과 노력을 줄이기 위해 시뮬레이션 자체에 대한 방법과 환경 개선에 초점이 맞추어져 있으나 본 논문에서는 다중물리 시뮬레이션 결과를 기계학습 알고리즘으로 학습하여 추가적인 시뮬레이션을 수행하지 않고 학습된 기계학습 알고리즘을 사용하여 수십분에서 수시간에 걸리는 다중 물리 해석과 유사한 결과를 수초 내에 예측할 수 있음을 보였다. 기계학습 알고리즘 간의 성능을 비교하여 다중물리해석에 적합한 기계학습 알고리즘을 확인하였으며 가장 우수한 성능을 보인 가우시안 프로세스 회귀(Gaussian Process Regression)의 경우 100개 이하의 학습 샘플만으로도 우수한 예측 결과를 얻어낼 수 있음을 확인하였다. 제안하는 방식을 통해 시뮬레이션을 하고자 하는 모델의 형상이나 재질이 변경될 경우 기존의 시뮬레이션 결과로 학습된 알고리즘이 있다면 시뮬레이션을 반복 수행하기 전에 알고리즘을 이용하여 결과를 예측할 수 있어 시뮬레이션의 반복 횟수를 줄일 수 있을 것으로 기대한다.

This paper proposes a new prediction method to reduce times and labor of repetitive multi-physics simulation. To achieve exact results from the whole simulation processes, complex modeling and huge amounts of time are required. Current multi-physics analysis focuses on the simulation method itself and the simulation environment to reduce times and labor. However this paper proposes an alternative way to reduce simulation times and labor by exploiting machine learning algorithm trained with data set from simulation results. Through comparing each machine learning algorithm, Gaussian Process Regression showed the best performance with under 100 training data and how similar results can be achieved through machine-learning without a complex simulation process. Given trained machine learning algorithm, it's possible to predict the result after changing some features of the simulation model just in a few second. This new method will be helpful to effectively reduce simulation times and labor because it can predict the results before more simulation.

(게재일: 2016.03.31)
PWM 벅 컨버터는 3형 오차 보상기를 주로 사용하고 있다. 이 오차 보상기는 낮은 슬루율을 갖게 하는 큰 커패시터로 인해, 부하 전류의 과도응답이 발생하였을 때 부하 전압에 의도하지 않은 큰 오버슈트와 언더슈트를 발생시킨다. 또한 기준전압을 변화시켰을 때의 변화에도 느리게 응답한다. 전원장치의 효율적인 사용을 위해 다양한 부하 전류와 전압이 요구되고 있고, PWM 벅 컨버터 역시 부하 전류 변화와 기준 전압 변화에 따른 부하 전압의 빠른 응답특성을 가져야 한다. 본 논문은 PWM 벅 컨버터의 응답시간을 늘이기 위한 여러 가지 빠른 과도응답 기술들의 동작 방식과 이들 방법이 갖고 있는 장점, 한계점들을 소개한다.

PWM buck converters usually use a type-III error amplifier. Since this amplifier has a big capacitor with slow slew rate, they can generate an unintended large overshoot/undershoot at the output when a large load current change occurs. They can also respond slowly by varying the reference voltage. In order to increase battery lifetime, power supplies require a various range of load current and output voltage. PWM buck converter also should have a characteristic of both fast load response and reference tracking. This paper surveys a few recent techniques for reducing the settling time, and discusses their merits and limitations.

(게재일: 2016.03.31)
HEVC에서는 가변 블록 크기마다 각각 독립적으로 움직임 추정을 수행하기 때문에 단일 블록 크기일 때보다 몇 배의 탐색 영역 데이터가 필요하며 조기 중단 기법의 적용도 어렵다. 본 논문에서는 가변 블록 크기에서도 탐색 영역 데이터를 재사용하고 조기 중단 기법도 적용하는 방법을 제안한다. 제안하는 방법을 TZS 알고리즘에 적용한 결과, 화질 저하가 거의 없이 화소 비교 연산량과 탐색 영역 데이터 액세스를 1/3.7 ~ 1/2.9로 줄였다.

In HEVC, motion estimation is performed independently for each variable block size. So it requires several times of search window data, and also it is difficult to exploit early termination. In this paper, a new method is proposed to exploit search window data and early termination in variable block size. When applied to TZS algorithm, it reduces pixel comparison and search window data accesses to 1/3.7 ~ 1/2.9 with negligible image quality degradation.

(게재일: 2016.03.31)
차량 내 전자장치에서 효과적인 서브 버스로서 표준화된 저속 직렬 통신 프로토콜인 LIN(local interconnect network)이 개발되었다. 본 논문에서는 LIN 버전 2.2A를 기반으로 LIN 제어기를 Verilog HDL을 이용하여 구현하였다. 구현된 LIN 제어기는 FPGA에서 동작을 확인하였으며 IP 형태로 제공되어 SoC 시스템에 통합이 가능하다. 0.18um 공정에서 합성하였을 때의 게이트 수는 약 2,300 게이트이다.

LIN (local interconnect network) is a standard low-speed serial communication protocol, and it was developed as an efficient sub-bus for automotive electronic modules. In this paper, a LIN controller was implemented in Verilog HDL, based on LIN ver. 2.2A. The implemented LIN controller was verified in FPGA, and it can be supplied as an IP to be integrated into SoC system. Its size is about 2,300 gates when synthesized in 0.18um technology.

(게재일: 2016.09.30)
HEVC 가변 블록 크기 움직임 추정 기법에서는 동일 탐색 영역의 데이터가 블록 크기 별로 중복 사용되어 탐색 영역 데이터의 사용량이 많고 조기중단 기법의 적용이 어렵다는 문제점이 있다. 본 논문에서는 최상위 블록 크기 PU를 탐색의 기준으로 두어, 최상위 블록 크기 PU의 탐색과 동일 지점에서의 하위 블록 크기 PU의 탐색을 동시에 진행하여 메모리 대역폭을 줄였고, 최상위 블록 크기 PU의 연산 결과값을 재사용하여 연산량 또한 줄였다. 조기중단 기법을 적용했을 때 또한 최상위 블록 크기 PU를 기준으로 판별하면 하위 블록 크기 PU의 위치에 따라 탐색 기회가 고르게 반영되지 않아 화질의 저하로 이어질 수 있으므로 이를 방지하기 위해 조기중단 기법의 적용 순서를 최상위 블록 크기 PU 내의 최하위 블록 크기 PU를 기준으로 위아래로 번갈아 수행하도록 변형하였다. 설계된 ME 엔진은 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 36,101 게이트이고 최대 동작 속도는 263.15 MHz이다.

In HEVC variable block size motion estimation, same search window data are duplicatedly used in each block size. It increases memory bandwidth, and it is difficult to exploit early termination. In this paper, largest block size and its corresponding smaller block sizes with same positions are performed at the same time. It reduces memory bandwidth and computation by reusing search window data and computation results. In the early termination, image quality can be degraded when it determines early termination by observing largest block size only, since smaller block sizes cannot be equally terminated due to their relative positions. So, in this paper, processing order of early termination is changed to perform smaller block sizes in turns. The designed motion estimation engine was described in Verilog HDL and it was synthesized and verified in 0.18um process technology. Its gate count and maximum operating frequency are 36,101 gates and 263.15 MHz, respectively.

(게재일: 2016.09.30)
본 논문에서는 기존 LDO 레귤레이터에서 간단한 피드백 구조를 이용하여 과도응답을 향상시킨 LDO 레귤레이터를 제안한다. 이 제안된 회로는 기존 LDO 레귤레이터에서 나타나는 오버슈트의 응답시간을 감소시켜 더 안정적인 동작을 하도록 하는 피드백 구조를 갖는다. 제안 된 피드백 구조는 큰 면적의 변화 없이 기존 LDO 레귤레이터와 같은 동작을 하며, 출력에서의 노이즈를 갖는 LDO 레귤레이터의 단점을 보완한다. 설계한 회로는 동부 하이텍의 0.18um CMOS 공정을 이용하였다.

In this paper, we propose LDO regulator with improved transient using a simple feedback structure in conventional LDO regulator. This proposed circuit has the feedback structure which reduces the response time of overshoot appeared in the output of conventional LDO regulator. Therefore, this LDO regulator can be a more stable operation. Thus, the proposed feedback structure is to operate such as conventional LDO regulator without changing the area, it complements the disadvantage of LDO regulator with noise in the output. This circuit was designed to using a Dongbu Hitek 0.18um CMOS process.

(게재일: 2016.09.30)
본 논문은 새로운 광학적 일회용 패턴암호 상호 인증 방법을 제안한다. 이 방법은 2-단계 위상천이 디지털 홀로그래피 기법을 사용하여 이중 인증을 제공하고, 광학적 일회용 패턴암호를 상호 양방향으로 시도-응답 악수 기법을 구현하여 양방향 인증을 수행한다. 클라이언트와 서버는 상호 인증시 일회용 패턴암호를 무작위 수로 선택하여 오직 한번만 사용하고 이를 암호화하여 전송하기 때문에, 되풀이 공격이나 중간자 공격과 같은 암호공격으로부터 암호시스템을 보호하고 보안수준을 한층 더 높일 수 있다.

A new optical one-time pattern password(OTPT) mutual authentication method is proposed, which presents a two-factor authentication by 2-step phase-shifting digital holography and performs a two-way authentication by a challenge-response handshake of the optical OTPT in both directions. Because a client and a server use OTPT once as a random number and encrypt it for mutual authentication, it protects against a replay or a man-in-the middle attack and results in higher security level.

(게재일: 2016.09.30)
본 연구에서는 8와 의 채널 길이를 가지는 밴더블 a-Si:H 박막 트랜지스터를 제작하고, 밴딩 스트레인에 따른 전기적 특성변화를 측정하였다. 1.69%의 밴딩 스트레인에서 채널 길이를 가지는 박막트랜지스터는 문턱 전압이 5.25 V까지 이동하였으나 채널 길이를 가지는 박막트랜지스터는 전기적 특성 변화 없이 안정적으로 동작하였다.

In this study, we investigate the influence of channel length of bendable a-Si:H thin film transistors (TFTs) on their electrical characteristics as a function of bending strain. Under a tensile strain of 1.69%, -channel-length TFT has the threshold voltage shift up to 5.25 V, while -channel-length TFT operates stably.

(게재일: 2016.09.30)
HEVC CABAC 부호화기에서는 이진 산술 부호화를 수행하기 전에 구문 요소를 이진 값으로 변환하는 과정이 선행된다. 따라서 HEVC CABAC 복호화기에서도 이진 산술 복호화기를 통해 이진 값으로 나타낸 구문 요소들을 원래의 값으로 역이진화 하는 역이진화기를 필요로 한다. 본 논문에서는 구문 요소의 종류를 파악하여 이진 값의 병합을 수행하는 제어기와, 제어기로부터 병합된 이진 값을 원래의 구문 요소로 변환시키는 엔진으로 구성된 역이진화기의 구조를 제안하고 이를 구현하였다. 설계된 역이진화기는 Verilog HDL로 기술하고 0.18um 공정에서 합성 및 검증하였으며, 하드웨어 크기는 3,114 게이트이고 최대 동작 속도는 220 MHz이다.

HEVC CABAC encoder performs binary arithmetic encoding after syntax elements are converted into binary values. Therefore, in HEVC CABAC decoder, binarized syntax elements from binary arithmetic decoder should be de-binarized into original syntax elements in the de-binarizer. In this paper, a HEVC CABAC de-binarizer architecture was proposed and implemented. It consists of a controller that analyzes and merges binarized syntax elements and an engine that converts merged binarized syntax elements into original syntax elements. The designed de-binarizer was described in Verilog HDL and it was synthesized and verified in 0.18um process technology. Its gate count and maximum operating frequency are 3,114 gates and 220 MHz, respectively.

(게재일: 2016.09.30)
전기 저항 단층촬영법(ERT)은 대상체 내부 단면의 저항률 분포를 추정하고 이를 영상화하는 기술이다. ERT의 영상복원은 매우 비정치성이 강한 역문제의 일종으로 의미있는 영상을 얻기 위해서는 조정기법이 사용된다. 대표적으로 l2-norm 조정기법, l1-norm 조정기법, Total Variation 조정기법이 사용되며, 조정기법에 따라 ERT의 영상복원 성능이 달라진다. 즉, 상황에 맞는 적절한 조정기법의 사용은 ERT 영상 복원을 개선할 수 있다. 따라서, 본 논문에서는 모의실험을 통하여 상황에 따른 세 가지 조정기법의 영상복원 성능을 비교하였다.

Electrical resistance tomography (ERT) is an imaging technique where the internal resistivity distribution inside an object is reconstructed. The ERT image reconstruction is a highly nonlinear ill-posed problem, so regularization methods are used to achieve desired image. The reconstruction outcome is dependent on the type of regularization method employed such as l2-norm, l1-norm, and total variation regularization method. That is, use of an appropriate regularization method considering the flow characteristics is necessary to attain good reconstruction performance. Therefore, in this paper, regularization methods are tested through numerical simulations with different flow conditions and the performance is compared.

(게재일: 2016.09.30)
AVM(Around View Monitor)시스템은 ADAS(Advanced Driver Assistance Systems)의 한 종류로 운전자가 차량 주변을 한눈에 파악할 수 있게 도와주는 차량 시스템이다. AVM 시스템은 네 개의 카메라에서 입력받은 데이터를 실시간 처리하기 때문에 요구되는 메모리 대역폭이 크다. 특히 입력 영상의 해상도 증가에 따라 메모리 대역폭 수치가 크게 증가하기 때문에, 필요한 메모리 대역폭에 맞는 하드웨어 구조 설계가 필요하다. 본 논문은 설계에 기틀이 될 AVM 시스템 하드웨어 모델 네 종류를 제시한다. 각 모델은 입력 영상으로부터 유효 데이터를 추출하는 모듈의 유무, 영상처리를 위한 LUT 생성 모듈 유무로 결정된다. 논문에서는 모델 별로 상이한 필요 메모리 대역폭과 하드웨어 자원 사용량이 제시된다. 이를 토대로 설계자의 요구 사항에 맞는 모델을 선택하고 구현할 수 있다. 제시한 하드웨어 모델의 검증을 위해 VGA, FHD급 AVM 시스템을 구현하였다. 구현에는 XC7Z045 FPGA, DDR3가 이용되었으며, 30FPS로 동작한다.

AVM(Around View Monitoring) is a function of ADAS(Advanced Driver Assistance Systems), which provides a bird's eye view of the surroundings of a vehicle to the user. AVM systems require large bandwidth since they are composed of four input images and require real-time processing for vehicle-embedded environments. Also, the memory bandwidth requirement increases greatly when the resolution of the input data is higher. In this paper, we propose four basic hardware models of AVM systems. The models are decided by whether or not there is a valid data extraction module and an image processing purpose LUT generation module. We analyze the required bandwidth and hardware resource for each model. For verification of the proposed models, we implemented an AVM system using XC7Z045 FPGA and DDR3 memory for VGA and FHD resolution. All four of the proposed hardware model is executed below 33ms, which shows that it can operate in real-time.

(게재일: 2016.09.30)
SCALDO(Supercapacitor Assisted LDO) 레귤레이터는 기존 LDO(Low Drop-out) 레귤레이터(이하 LDO)의 낮은 효율을 개선하기 위해 연구되고 있는 회로로서, 회로의 입력단과 LDO사이에 슈퍼커패시터를 부착하여 입력과 출력 전압의 차이에 의해 발생하는 불필요한 전력손실을 재사용함으로써 LDO의 효율을 향상시킬 수 있다. 하지만 SCALDO 레귤레이터는 현재 연구 중에 있는 회로로 몇 가지 개선되어야 할 사항들이 남아있다. 그 중 한 가지는 회로의 최초동작 시 LDO에 인가되는 과전압문제이다. 회로의 최초동작 시 슈퍼커패시터가 완전히 방전되어 있어 충전모드 시 입력과 슈퍼커패시터, LDO가 직렬로 연결되는 SCALDO 레귤레이터 특성 상 입력전압이 LDO에 짧은 시간동안 그대로 인가되는데, 입력전압이 출력전압보다 최소 2배 이상 크기 때문에 이는 LDO에 상당히 큰 부담이 될 수 있다. 본 논문에서는 이러한 과전압 문제를 해소하기 위해 회로 동작 전 슈퍼커패시터를 충전시킬 수 있는 사전충전부가 포함된 새로운 SCALDO 레귤레이터를 제안하였으며, 실험을 통해 동작 초기 LDO에 인가되는 과전압이 상당부분 감소됨을 확인하였다.

A SCALDO(Supercapacitor Assisted LDO) regulator is a newly studied regulator to improve the efficiency of a LDO regulator. Commonly a LDO regulator has very low efficiency and a SCALDO regulator can improve it considerably because this regulator can reuse meaninglessly wasted energy at the LDO regulator by a supercapacitor witch is attached between input and a LDO regulator. However this regulator has several challenges because it is a being studied regulator. One of them is an overvoltage issue. At initial operating of this regulator, a supercapacior is totally discharged and input is connected with a supercapacitor and a LDO regulator in series. Thus, input voltage is enabled to a LDO regulator and this input voltage is a significant value to a LDO regulator because commonly input voltage is bigger than twice output voltage. In this paper, to solve this overvoltage issue, we proposed a new SCALDO regulator that has a pre-charger for charging a supercapacitor before starting operation. And we found that a proposed SCALDO regulator can properly reduce overvoltage of a LDO regulator through experiments.

(게재일: 2016.09.30)
본 논문에서는 Enhanced Segmentized Clear Channel Assessment(ESCCA)를 수행하여 디바이스의 데이터 전송 기회를 증가시킴으로써 전체 네트워크의 전송효율을 향상시킬 수 있는 기법을 제시하였다. 본 논문에서 제시한 기법은 IEEE 802.15.4 에서 채널 상태탐지를 위해 수행되는 Energy detection based CCA 의 기간을 반으로 나누고, 채널 상태에 따라 CCA 를 추가적으로 수행함으로써 디바이스의 패킷 전송기회를 증가시켜 전체 네트워크의 전송 효율을 향상시킨다. 제시한 기법의 타당성을 확인하기 위하여 star topology 네트워크에서 디바이스들이 코디네이터로 패킷을 전송하는 환경에 본 논문에서 제시한 기법을 적용하여 IEEE 802.15.4 의 CCA 및 Segmentized CCA 기법을 적용한 결과와 성능을 비교하였다. 실험결과, throughput은 IEEE 802.15.4 CCA에 비해 최대 약 10kbps, 평균 CCA 횟수는 최대 약 15회 감소하였음을 확인하였다.

This paper proposed Enhanced Segmentized Clear Channel Assesment(ESCCA) for the IEEE 802.15.4 networks. This method divides original CCA into two groups to check precise channel status and perform additional CCA to increase throughput performance. Through the proposed method, the device can access the channel more often, so the transmission efficiency of the IEEE 802.15.4 network improves. To confirm the feasibility and usability of the proposed method, computer simulation has been performed. In the simulation, a star topology with one coordinator and a lot of devices is considered and the traffic flows are all one way, with the communication directed to the coordinator. Simulation results_ show the proposed method is improving maximum 10 kbps of throughput and decreasing maximum 15 of the average number of total CCA than IEEE 802.15.4 CCA method.

(게재일: 2016.09.30)
본 논문은 고령자 고독사를 방지하기 위한 알람 시스템 개발에 대한 논문이다. 최근 고령자 인구는 급속도로 증가되고 있다. 이에 따라 고령자의 고독사에 대한 문제가 사회적으로 대두되고 있다. 이에 본 논문에서는 독거노인의 상태를 알려주는 알람 시스템을 개발한다. 이 시스템은 고령자의 산소포화도와 맥박을 연속적으로 측정하며, 고령자의 위급한 상황에 대해 가족과 이웃에게 알려 줄 수 있는 시스템이다. 이러한 시스템을 검증하기 위해 본 논문에서는 SpO2 시뮬레이터를 이용하였다.

This paper presents development of the alarm system for preventing of the lonely death of the elderly. The population of the elderly people are growing rapidly. So, Some problems is caused by the senior citizen who lives alone, because of their death alone. In this paper, we propose the alarm system that can announce the state of the elderly who live alone. The system can check the pulse and oxygen saturation continuously. If biological signals are not good, the system can announce the information of the elderly to family and neighborhood. This system is verified by SpO2 Simulator.

(게재일: 2016.03.31)
본 논문에서는 기존 LDO regulator에서 많이 사용 되는 피드백 저항을 Pseudo resistor를 이용하여 동작하기 위한 LDO regulator를 제안한다. 제안 된 Pesudo resistor를 사용한 Feedback network는 기존 피드백 저항보다 면적이 작으면서도 기존 LDO regulator의 역할을 하며, 노이즈를 갖는 LDO regulator의 단점을 보완하고자 제안되었다. 기존 LDO regulator와 비교하여 비슷한 성능을 가짐에도 불구하고, Overshoot를 감소시키고 면적을 줄여 더 높은 효율을 제공할 수 있다. 설계한 회로는 동부 하이텍의 0.18um CMOS 공정을 이용하였다.

In this paper, we propose LDO regulator to operate using Pseude resistor instead of widely used Feedback resistor in conventional LDO regulator. Proposed Feedback network using Pseudo resistor has smaller area than the conventional feedback resistor and plays the role of an conventional LDO regulator. Thus, it has been proposed to compensate for the disadvantages of LDO regulator with noise. Although proposed LDO regulator compared with conventional LDO regulator has similar performance, this LDO regulator provide higher efficiency by reducing the overshoot and decreasing the area. This circuit was designed to using a Dongbu Hitek 0.18um CMOS process.

(게재일: 2016.03.31)