mwirth-epo/epo-nmt-datasets huggingface dataset:
제 1항에 있어서,상기 제 3수직 블랭크 구간의 값에 따라 신호를 제어하는 단계는,상기 제 3수직 블랭크 구간의 값이 점진적으로 변화하는 단계를 포함하는 디스플레이 디바이스의 제어방법.
The method of claim 1, wherein controlling the signal based on the value of the third vertical blank interval includes gradually changing the value of the third vertical blank interval.
제 3항에 있어서,상기 제 3수직 블랭크 구간의 값이 점진적으로 변화하는 단계는,상기 제 3수직 블랭크 구간의 값이, 상기 제 1구동 주파수에 설정된 제 1수직 블랭크 구간의 값과 상기 제 2구동 주파수에 설정된 제 2수직 블랭크 구간의 값 사이에서, 일정한 간격을 가지고 순차적으로 변화하는 단계를 포함하는 디스플레이 디바이스의 제어 방법.
The method of claim 3, wherein gradually changing the value of the third vertical blank interval includes sequentially changing the value of the third vertical blank interval by a constant amount and between the value of the first vertical blank interval set for the first driving frequency and the value of the second vertical blank interval set for the second driving frequency.
제 4항에 있어서,상기 제 2입력 주파수를 상기 제 2구동 주파수로 변환할 때, 상기 제 2입력 주파수와 상기 제 2구동 주파수의 차이에 상응하여 상기 일정한 간격을 결정하는 단계를 포함하는 디스플레이 디바이스의 제어 방법.
The method of claim 4, wherein the method comprises, when converting the second input frequency to the second driving frequency, determining the constant amount based on a difference between the second input frequency and the second driving frequency.
제 1항에 있어서,상기 제 1구동 주파수 및 상기 제 2구동 주파수 중 하나는 100 헤르쯔이고 다른 하나는 120 헤르쯔인 것을 특징으로 하는 디스플레이 디바이스의 제어 방법.
The method of claim 1, wherein one of the first driving frequency and the second driving frequency is 100 Hz and the other thereof is 120 Hz.
프로세서;복수 개의 픽셀들로 이루어진 디스플레이부;상기 디스플레이부가 구동되도록 구동 주파수를 시간적으로 제어하는 타이밍 컨트롤러;를 포함하고,상기 타이밍 컨트롤러는,한 프레임 구간 내에 기 설정된 듀티비로 발광신호를 제어하고,상기 디스플레이부가 제 1입력 주파수의 영상을 디스플레이 하고, 이어서 제 2입력 주파수의 영상을 디스플레이 할 때, 프레임 구간 별로 수직 블랭크 구간의 값이 점진적으로 변화하는 것을 특징으로 하는 디스플레이 디바이스.
A display device comprising: a processor; a display including a plurality of pixels; and a timing controller configured to temporally control a driving frequency to operate the display, wherein the timing controller is configured to: control a light emission signal based on a preset duty ratio within one frame interval; and when the display displays an image of a first input frequency and then an image of a second input frequency, gradually change a value of a vertical blank interval for each frame interval.
제 7항에 있어서,상기 프로세서는,상기 제 1입력 주파수의 영상을 제 1구동 주파수의 영상으로 변환시키고, 상기 제 2입력 주파수의 영상을 제 2구동 주파수의 영상으로 변환시키는 것을 특징으로 하는 디스플레이 디바이스.
The device of claim 7, wherein the processor is configured to convert the image of the first input frequency into the image of a first driving frequency, and convert the image of the second input frequency into an image of a second driving frequency.
제 8항에 있어서,상기 타이밍 컨트롤러는, 상기 수직 블랭크 구간의 값이, 상기 제 1구동 주파수에 설정된 제 1수직 블랭크 구간의 값과 상기 제 2구동 주파수에 설정된 제 2수직 블랭크 구간의 값 사이에서, 일정한 간격을 가지고 순차적으로 변화하도록 제어하는 디스플레이 디바이스.
The device of claim 8, wherein the timing controller is configured to change sequentially the value of the vertical blank interval by a constant amount and between a value of a first vertical blank interval set for the first driving frequency and a value of a second vertical blank interval set for the second driving frequency.
제 9항에 있어서,상기 타이밍 컨트롤러는, 상기 제 2입력 주파수를 상기 제 2구동 주파수로 변환할 때, 상기 제 2입력 주파수와 상기 제 2구동 주파수의 차이에 상응하여 상기 일정한 간격을 결정하는 디스플레이 디바이스.
The device of claim 9, wherein when converting the second input frequency to the second driving frequency, the timing controller is configured to determine the constant amount based on a difference between the second input frequency and the second driving frequency.
제 8항에 있어서,상기 제 1구동 주파수 또는 상기 제 2구동 주파수는 100헤르쯔 또는 120헤르쯔인 것을 특징으로 하는 디스플레이 디바이스.
The device of claim 8, wherein the first driving frequency or the second driving frequency is 100 Hz or 120 Hz.
제 7항에 있어서,상기 복수 개의 픽셀들은 발광다이오드 또는 유기발광다이오드를 포함하는 디스플레이 디바이스.
The device of claim 7, wherein each of the plurality of pixels includes a light emitting diode or an organic light emitting diode.
[도 3은 도 3a 및 3b를 포함하며, 이들 도면은 제각기 일 실시예에 따른 반도체 모듈(40)의 평면도 및 단면도이다.
Figure 3, which includes figures 3A and 3B, illustrates a plan view and a cross-sectional view, respectively, of a semiconductor module 40 according to an embodiment.
반도체 모듈(40)은 로우측 스위치(11), 하이측 스위치(12) 및 제어 칩(13)을 포함한다.
The semiconductor module 40 includes a low side switch 11, a high side switch 12 and a control chip 13.
로우측 스위치(11), 하이측 스위치(12) 및 제어 칩(13)은 횡방향으로 서로 인접하게 배열된다.
The low side switch 11, the high side switch 12 and the control chip 13 are arranged laterally adjacent to one another.
로우측 스위치(11) 및 하이측 스위치(12)는 각각 실질적으로 직육면체 형태를 가지며, 로우측 스위치(11)의 긴 변(28)과 하이측 스위치(12)의 긴 변(29)이 모듈(18)의 인접 변(18)과 실질적으로 평행하게 위치하고 하이측 스위치(12)의 짧은 변(26')이 로우측 스위치(11)의 긴 변(28')과 실질적으로 평행하도록 배치되어, 평면에서 볼 때 L자형이 형성된다.]
The low side switch 11 and the high side switch 12 each have a substantially cuboid form and are arranged such that the long side 28 of the low side switch 11 and the long side 29 of the high side switch 12 are positioned substantially parallel to adjoining sides 18 of the module 18 and such that the short side 26' of the high side switch 12 is substantially parallel to the long side 28' of the low side switch 11 such that an L shape is formed in plan view.
[로우측 스위치(11) 및 하이측 스위치(12)는 각각 수직형 트랜지스터 소자에 의해 형성된다.
The low side switch 11 and the high side switch 12 are each formed by a vertical transistor device.
로우측 스위치(11)는 그 하부면(42)에 소스 패드(41)를 포함하고, 또한 그 하부면(42)에 도 3b의 단면도에서는 볼 수 없는 게이트 패드를 포함하며, 그 상부면(44)의 드레인 패드(43)를 포함한다.
The low side switch 11 includes a source pad 41 on its lower side 42 and also a gate pad on its lower side 42 which cannot be seen in the cross-sectional view of figure 3B, and a drain pad 43 on its upper side 44.
하이측 스위치(12)는 그 하부면(46)에 드레인 패드(45)를 포함하고, 그 상부면(48)에 소스 패드(47) 및 단면도에서는 볼 수 없는 게이트 패드를 포함한다.
The high side switch 12 includes a drain pad 45 on its lower side 46 and a source pad 47 and a gate pad, which cannot be seen in the cross-sectional view, on its upper side 48.
로우측 스위치(11) 및 하이측 스위치(12)는 하부면들(42, 46)이 반도체 모듈(40)의 하부면(70)을 향하도록 서로 실질적으로 동일 평면에 배열된다.
The low side switch 11 and the high side switch 12 are arranged substantially coplanar to one another such that the lower surfaces 42, 40 face towards the lower surface 70 of the semiconductor module 40.
하부면(70)은 반도체 모듈(40)의 외부 접촉 표면(49)을 포함하는 풋프린트를 제공한다.]
The lower surface 70 provides the footprint including the outer contact surfaces 49 of the semiconductor module 40.
[반도체 모듈(40)은, 로우측 스위치(11), 하이측 스위치(12) 및 제어 칩(13)이 코어 절연층(50)에 매립되도록 하는 임베디드 칩 기술을 사용하여 제조된 적층 구조를 갖는다.
The semiconductor module 40 has a laminated structure fabricated using embedded chip technology such that the low side switch 11, the high side switch 12 and the control chip 13 are embedded in a core insulating layer 50.
반도체 모듈(40)은, 절연 코어층(50)의 하부면(52)에 위치하는 제1 재배선층(51)을 포함한다.
The semiconductor module 40 includes a first redistribution layer 51 which is positioned on the lower surface 52 of the insulating core layer 50.
제1 재배선층(51)은 절연층, 측면 도전층(49) 및 절연층을 통해 연장되는 전도성 비아(53)를 포함한다.
The first redistribution layer 51 includes an insulating layer, a lateral conductive layer 49 and conductive vias 53 that extend through the insulating layer.
전도성 층은 외부 접촉 표면(49)을 제공한다.
The conductive layer provides the outer contact surfaces 49.
제1 재배선 층은, 전도성 비아(53)를 포함하고 반도체 모듈(40)의 드레인 패드(45)와 V, Sub[attributes={}; value=[high]], 패드(54) 사이에서 연장되는 제1 전도성 재배선 구조(52)를 포함한다.
The first redistribution layer comprises a first conductive redistribution structure 52 including conductive vias 53 and which extends between the drain pad 45 and the Vhigh pad 54 of the semiconductor module 40.
제1 재배선층(51)은 또한, 전도성 비아(53)를 포함하고 제1 재배선층(51)의 하부면 상의 V, Sub[attributes={}; value=[low]], 접촉 패드(56)와 소스 패드(42) 사이에서 연장되는 제2 재배선 구조(55)를 포함한다.
The first redistribution layer 51 also includes a second redistribution structure 55 which includes conductive vias 53 and which extends between the source pad 42 and the Vlow contact pad 56 on the lower surface of the first redistribution layer 51.
제1 재배선층(51)은 또한 각각의 게이트 패드를 위한 추가적인 전도성 재배선 구조와, 제어 칩(13)과 모듈(40)의 로직 패드(63) 사이에 추가적인 전도성 재배선 구조를 포함한다.]
The first redistribution layer 51 also includes a further conductive redistribution structure for each of the gate pads and a further conductive redistribution structure between the control chip 13 and the logic pads 63 of the module 40.
[반도체 모듈(40)은 또한 절연 코어 층(50)의 상부면(58)에 위치하는 제2 재배선 층(57)을 포함하며, 이는 하이측 스위치(12)의 소스 패드(47)와 로우측 스위치(11)의 드레인 패드(43) 사이에서 연장되는 스위치 노드 커넥터(14)를 형성하는 데 사용된다.
The semiconductor module 40 also includes a second redistribution layer 57 positioned on an upper surface 58 of the insulating core layer 50 which is used to form the switch node connector 14 which extends between the source pad 47 of the high side switch 12 and the drain pad 43 of the low side switch 11.
제2 재배선층(57)은 절연층, 측면 전도성 층(60) 및 절연층을 통해 연장되는 전도성 비아(59)를 포함한다.
The second redistribution layer 57 includes an insulating layer, a lateral conductive layer 60 and conductive vias 59 that extend through the insulating layer.
이 실시예에서, 스위치 노드 커넥터(14)는 또한 하이측 스위치(12)의 소스 패드(47)와 로우측 스위치(11)의 드레인 패드(43)를 전기적으로 결합하기 위해 제2 재배선층(57)을 통해 그리고 실질적으로 평면인 전도성 층(60) 사이에서 연장되는 전도성 비아(59)를 포함한다.
In this embodiment, the switch node connector 14 also includes the conductive vias 59 which extend through the second redistribution layer 57 and between the substantially planar conductive layer 60 to electrically couple the source pad 47 of the high side switch 12 and the drain pad 43 of the low side switch 11.
스위치 노드 커넥터(14)는 또한, 제1 및 제2 재배선층(51, 57) 및 절연 코어층(50)을 통해 전도성 층들(60) 사이에서 연장되는 하나 이상의 전도성 비아에 의해 반도체 모듈(40)의 하부면(70)에 위치하는 스위치 노드 패드(V, Sub[attributes={}; value=[sw]], )(61)에 접속된다.]
The switch node connector 14 is also connected to a switch node pad Vsw 61 positioned on the lower surface 70 of the semiconductor module 40 by one or more conductive vias which extend between the conductive layer 60 through the first and second redistribution layers 51, 57 and the insulating core layer 50.
[반도체 모듈(40)은 또한 모듈(40)의 하부면에 위치하며 제어 칩(13)에 전기적으로 접속되는 복수의 로직 패드(63)를 포함한다.
The semiconductor module 40 also includes a plurality of logic pads 63 which are positioned on the lower surface of the module 40 and which are electrically connected to the control chip 13.
로직 패드(63) 중 일부는 또한 로우측 스위치(11) 및/또는 하이측 스위치(12)를 위한 감지 기능을 제공할 수 있다.]
Some of the logic pads 63 may also provide sense function is for the low side switch 11 and/or high side switch 12.
[일부 실시예에서, 제1 및 제2 재배선층(51, 57) 중 하나 또는 둘 모두는 하나보다 많은 수평 측면 전도성 층을 포함하는 다층 재배선 구조를 갖는다.]
In some embodiments, one or both of the first and second redistribution layers 51, 57 has a multilayer redistribution structure including more than one horizontal lateral conductive layer.
[도 3a의 평면도에서 볼 수 있는 바와 같이, 스위치 노드 커넥터(14)의 평면 전도성 층(60)은, 제어 칩(13) 위에 위치하는 개구(25)의 양쪽 주위로 연장되는 2개의 브랜치(15, 16)를 포함한다.
As can be seen in the plan view of figure 3A, the planar conductive layer 60 of the switch node connector 14 includes two branches 15, 16 which extend around opposing sides of an aperture 25 which is positioned above the control chip 13.
제어 칩(13)은 이 실시예에서 스위치 노드 커넥터(14)에 의해 부분적으로 노출된다.
The control chip 13 is partially uncovered by the switch node connector 14 in this embodiment.
제1 및 제2 브랜치(15, 16)는 하이측 스위치(12) 상에 위치하는 공통 제2 부분(22)과 로우측 스위치(11)에 접속된 공통 제1 부분(21) 사이에서 연장된다.
The first and second branches 15, 16 extend between a common second portion 22 which is positioned on the high side switch 12 and a common first portion 21 which is connected on the low side switch 11.
제2 브랜치(16)의 폭 및 단면적은 제1 브랜치(15)의 폭 및 단면적보다 더 작다.
The width and the cross-sectional area of the second branch 16 is smaller than the width and consequently cross-sectional area of the first branch 15.
이 실시예에서, 스위치 노드 커넥터(14) 및 전도성 층(60)은 또한 인덕터가 배치될 수 있는 추가 개구(64)를 포함한다.]
In this embodiment, the switch node connector 14 and conducive layer 60 also includes a further aperture 64 in which an inductor may be positioned.
[일부 실시예에서, 외부 접촉 패드(49)와 로우측 스위치(11), 하이측 스위치(12) 및 스위치 노드 커넥터(14) 사이의 재배선 구조의 일부는 절연 코어 층(50) 상에 형성된다.
In some embodiments, a portion of the rewiring structure between the outer contact pads 49 and the low side switch 11, the high side switch 12 and the switch node connector 14 is formed on the insulating core layer 50.
절연 코어층(50)은 인쇄 회로 기판의 코어층에 일반적으로 사용되는 강화된 열경화성 수지에 의해 제공될 수 있으며, 이는 두 개의 대향 표면(52, 58) 상에 위치하는 금속 포일로 형성된 전도성 층(65, 66)을 포함한다.
For example, the insulating core layer 50 may be provided by a reinforced thermosetting resin, as is commonly used for the core layer of a printed circuit board and which includes conductive layers 65, 66 formed of metallic foil positioned on the two opposing surfaces, 52, 58.
이들 전도성 층(65, 66)은, 예를 들어 로우측 스위치(11)의 소스 패드(41)와 V, Sub[attributes={}; value=[low]], 패드(56) 사이 및 하이측 스위치(12)의 드레인 패드(45)와 V, Sub[attributes={}; value=[high]], 패드(54) 사이에 재배선 구조의 일부를 형성하도록 패터닝될 수 있다.
These conductive layers 65, 66 can be patterned to form part of the redistribution structure, for example between the source pad 41 of the low side switch 11 and the Vlow pad 56 and between the drain pad 45 of the high side switch 12 and the Vhigh pad 54.
추가적인 전도성 비아(67)는 이 전도성 층(65)과 로우측 스위치(11) 및 하이측 스위치(12)의 제각기의 패드(41, 45) 사이에 위치한다.
Further conductive vias 67 are positioned between this conductive layer 65 and the respective pad 41, 45of the low side switch 11 and high side switch 12.
마찬가지로, 절연 코어 층(50)의 반대 표면(58) 상에 위치하는 전도성 층(66)은 스위치 노드 커넥터(14)의 전도성 재배선 구조의 일부를 형성할 수 있고, 추가 전도성 비아(68)가 이 측면 전도성 층(66)과 하이측 스위치(12)의 소스 패드(47) 사이에 그리고 전도성 층(66)과 로우측 스위치(11)의 드레인 패드(43) 사이에 위치할 수 있다.]
Similarly, the conductive layer 66positioned on the opposing surface 58 of insulating core layer 50 may form part of the conductive redistribution structure of the switch node connector 14 with further conductive vias 68 being positioned between this lateral conductive layer 66 and the source pad 47 of the high side switch 12 and between the conductive layer 66 and the drain pad 43 of the low side switch 11.
[2개의 브랜치(15, 16)는 소스 패드(47)와 드레인 패드(43) 사이에서 전류를 운반하기 위한 2개의 경로를 제공한다.
The two branches 15, 16 provide two routes for carrying current between the source pad 47 and the drain pad 43.
제1 경로는 서로 마주하는 하이측 스위치(12)와 로우측 스위치(11)의 측면들(26, 26') 사이에서 직접 연장되는 제1 브랜치(15)에 의해 제공된다.
The first route is provided by the first branch 15 which extends directly between the side faces 26, 26' of the high side switch 12 and the low side switch 11 that face one another.
제2 브랜치(16)는, 처음에는 하이측 스위치(12)로부터 로우측 스위치(11)로부터 멀어지는 방향으로 연장되고, 제어 칩(13)의 주변 둘레에 루프를 형성하여 하이측 스위치(12)와 로우측 스위치(11)의 두 대각으로 반대편 단부 사이에 전도성 접속을 제공하는 제2 경로를 제공한다. 2개의 브랜치(15, 16)의 이러한 배열은 스위치 노드 커넥터(14) 내의 전류 분포를 균일화하는 데 사용된다.]
The second branch 16 provides a second route which initially extends from the high side switch 12 in a direction away from the low side switch 11 and which forms a loop around the periphery of the control chip 13 to provide a conductive connection between the two diagonally opposing ends of the high side switch 12 and the low side switch 11.
[스위치 노드 패드(61)와 V, Sub[attributes={}; value=[high]], 패드(54) 사이의 제2 브랜치(16)에 의해 제공되는 2차 전류 경로는 전류 밀도 분포를 밸런싱하고 소자의 전도 손실 및 전체 저항을 감소시키는 데 사용된다.
The secondary current path provided by the second branch 16 between the switch node pad 61 and the Vhigh pad 54 is used to balance current density distributions, reduce conduction and overall resistance of the device.
이러한 유형의 모듈(40)에 대해, 시뮬레이션은 2MHz 드라이버 주파수 및 15% 듀티 사이클에서의 전도 손실이, 제2 브랜치(16)가 없고 제1 브랜치(15)에 의해 제공되는 단일 전류 경로만 갖는 배열에 비해 2.3% 및 3.4% 감소될 수 있음을 나타낸다.]
For this type of module 40, simulations indicate that conduction losses at a 2MHz driver frequency and 15% duty cycle may be reduced by 2.3% and 3.4% over an arrangement without the second branch 16 and having only a single current path provided by the first branch 15.
[인덕터용 개구(64)는 로우측 스위치(11)와 제어 칩(13) 사이에 횡방향으로 위치할 수 있고 제어 칩(13) 위에 위치하는 개구(25)로부터 이격된다.
The aperture 64 for the inductor may be positioned laterally between the low side switch 11 and the control chip 13 and is spaced apart from the aperture 25 positioned above the control chip 13.
따라서, 이 실시예에서 스위치 노드 커넥터(14)는, 세 개의 브랜치(15, 16, 69) 모두에 공통이며 하이측 스위치(12) 상에 위치하는 제2 부분(21)과 세 개의 브랜치(15, 16, 69) 모두에 공통인 로우측 스위치(11) 상에 위치하는 제1 부분(21) 사이에서 연장되는 제3 브랜치(69)를 포함하는 것으로 고려될 수 있다.
Therefore, in this embodiment, switch node connector 14 can be considered to include a third branch 69 which extends between the second portion 21, which is common to all three branches 15, 16, 69 and positioned on the high side switch 12, and the first portion 21 positioned on the low side switch 11, which is common to all three branches 15, 16, 69.
하이측 스위치(12)의 소스 패드(47)와 로우측 스위치(11)의 드레인 패드(43) 사이에 서로 다른 방향으로 연장되는 3개의 전도성 경로(17)가 제공된다.]
Three conductive paths 17 which are extend in differing directions are provided between the source pad 47 of the high side switch 12 and the drain pad 43 of the low side switch 11.
[도 4는 일 실시예에 따른 반도체 모듈(80)의 개략적인 평면도이다.
Figure 4 illustrates a plan view of a semiconductor module 80 according to an embodiment.
이 실시예에서, 스위치 노드 커넥터(14)는, 하이측 스위치(12) 및 로우측 스위치(11)에 횡방향으로 인접하게 위치하며 각각 커패시터용 접촉 패드를 노출시키는 2개의 개구(81, 82)을 포함한다.
In this embodiment, the switch node connector 14 includes two apertures 81, 82 which are positioned laterally adjacent the high side switch 12 and the low side switch 11 and which each reveal a contact pad for a capacitor.
이 실시예에서, 스위치 노드 커넥터(14), 특히 측면 전도성 층(60)은, 제어 칩(13)의 일부 또는 전부가 스위치 노드 커넥터(14)의 주변부(84)에 측면으로 인접하게 위치하도록, 측면 형태를 갖는다.]
In this embodiment, the switch node connector 14 and, in particular, the lateral conductive layer 60 has a lateral form such that a part or all of the control chip 13 is positioned laterally adjacent the periphery 84 of the switch node connector 14.
[제2 브랜치(16)는 제2 개구(82)와 전도성 층(60)의 주변부(84) 사이에 형성된다.
The second branch 16 is formed between the second aperture 82 and the periphery 84 of the conductive layer 60.
제2 브랜치(16)는 제어 칩(13) 위에 그리고 제어 칩(13)과 로우측 스위치(11) 및 하이측 스위치(12) 사이에 부분적으로 위치한다.
The second branch 16 is positioned partially above the control chip 13 and between the control chip 13 and the low side switch 11 and high side switch 12.
제2 브랜치(16)는 도 1 내지 3에 도시된 실시예에서와 같이 제어 칩(13)의 반대편에 위치하는 것이 아니라 하이측 스위치(12) 및 로우측 스위치(11)와 제어 칩(13)의 동일한 쪽에 위치한다.]
The second branch 16 is position on the same side of the control chip 13 as the high side switch 12 and low side switch 11 rather than being positioned on the opposing side of the control chip 13 as in the embodiments illustrated in figures 1 to 3.
[스위치 노드 커넥터(14)는 하이측 스위치(12)의 소스 패드(47)에 위치한 제2 부분(22)과 로우측 스위치(11)의 드레인 패드(43)에 위치한 제1 부분(21) 사이에 3개의 브랜치(15, 16, 83)를 포함한다.
The switch node connector 14 includes three branches 15, 16, 83 between the second portion 22 positioned on the source pad 47 of the high side switch 12 and the first portion 21 positioned on the drain pad 43 of the low side switch 11.
제2 브랜치(16)는 하이측 스위치(12)와 로우측 스위치(11)의 2개의 대각선 가장 바깥쪽 부분들, 즉 측면들(27, 27') 사이에서 연장되고, 따라서, 서로 마주보는 하이측 스위치(12)와 로우측 스위치(11)의 측면들(26, 26') 사이에서 직접 연장되는 제1 브랜치(15)의 최단 경로(17)에 더하여 추가 경로(17)를 제공한다.
The second branch 16 extends between the two diagonal outermost portions, i.e. the side faces 27, 27', of the high side switch 12 and low side switch 11 and, therefore, provides a further path 17 in addition to the shortest path 17 of the first branch 15 which extends directly between the side faces 26, 26'of the high side switch 12 and low side switch 11 that face one another.
본 발명에 있어서는 골아세포의 분화를 촉진하여, 골 손실 질환의 발병 시기를 지연시키거나, 발병을 억제하는 것을 의미한다.
In the present invention, the prevention means that the delay or inhibition of the onset of a bone loss-related disease by promoting osteoblast differentiation.
본 발명의 골 손실 질환의 예방, 개선 또는 치료용 조성물에 있어서, 용어 “개선”은 질병 또는 병증 상태를 호전 또는 이롭게 변경하는 모든 행위를 의미하는 것으로, 본 발명에 있어서는 골아세포의 분화를 촉진하는 작용을 통해서 골다공증의 증상 또는 치조골 손실과 같은 증상을 호전시키는 것을 의미한다.
In the composition for preventing, improving or treating a bone loss-related disease according to the present invention, the term "improvement" refers to all actions involved in improving or beneficially changing a disease or its symptom, and in the present invention, means alleviation of symptoms of osteoporosis or symptoms such as alveolar bone loss, through the action of promoting osteoblast differentiation.
본 발명의 골 손실 질환의 예방, 개선 또는 치료용 조성물에 있어서, 용어 “치료”는 질병 또는 병증의 진행을 지연, 중단 또는 역전시키는 모든 행위를 의미하는 것으로, 본 발명에 있어서는 골아세포의 분화를 촉진하는 작용을 통해서 치조골 또는 뼈 등의 손실을 중단, 경감, 완화 또는 없애거나, 역전시키는 것을 의미한다.
In the composition for preventing, improving or treating a bone loss-related disease according to the present invention, the term "treatment" refers to all actions of delaying, stopping or changing the progression of a disease or symptom, and in the present invention, means stopping, reducing, alleviating or eliminating, or changing the loss of alveolar bone or bone through an action of promoting osteoblast differentiation.
용어 "상승 효과(synergy effect)"는 각 성분이 병용(조합) 투여될 때 발생되는 효과가, 단일 성분으로서 단독으로 투여될 때 발생되는 효과의 합보다 더 큰 것을 말한다[Chou and Talalay, Adv. Enzyme. Regul., 22:27-55, 1984]. 본 발명의 CHP 또는 이의 염 및 부갑상선 호르몬은 병용 투여함으로써 골 손실 질환에 대한 예방, 개선 또는 치료효과를 상승시킨다.
The term "synergistic effect" means that the effect generated when components are administered in combination is greater than the sum of effects generated when the components are independently administered, respectively [ Chou and Talalay, Adv. Enzyme.
용어 "병용 투여(administered in combination)"는 화합물 또는 성분이 환자에게 함께 투여되는 것을 의미한다.
The term "administered in combination" means administration of a compound or ingredient in combination into a patient.
각 화합물 또는 성분이 함께 투여된다는 것은 원하는 치료 효과를 얻기 위해서, 각 성분을 동일한 시간에 또는 임의의 순서로 또는 상이한 시간에 순차적으로 투여될 수 있음을 의미한다.
The administration of each compound or ingredient in combination can be randomly administered at the same time or sequentially administered at different times to obtain a desired therapeutic effect.
용어 "환자"는 인간, 소, 개, 기니아 피그, 토끼, 닭, 곤충 등을 포함하여 치료가 요구되는 임의의 단일 개체를 의미한다.
The term "patient" refers to any individual in need of treatment, including humans, cattle, dogs, guinea pigs, rabbits, chickens, and insects.
또한, 임의의 질병 임상 소견을 보이지 않는 임상 연구 시험에 참여한 임의의 대상 또는 역학 연구에 참여한 대상 또는 대조군으로 사용된 대상이 대상에 포함된다.
In addition, subjects include any subject participating in a clinical trial without any clinical finding of a disease, a subject participating in a clinical trial, or a subject used as a control.
본원에서, 용어 “약학적으로 허용가능한”은 생리학적으로 허용되고 인간에게 투여될 때, 통상적으로 알레르기 반응 또는 이와 유사한 반응을 일으키지 않는 것을 말하며, 상기 염으로는 약제학적으로 허용가능한 유리산(free acid)에 의하여 형성된 산 부가산염이 바람직하다.
The term "pharmaceutically acceptable" used herein means, when a salt is physiologically acceptable and administered to a human, it typically does not cause an allergic reaction or a similar reaction thereto, and the salt is preferably an acid addition salt formed by a pharmaceutically acceptable free acid.
상기 약학적으로 허용 가능한 염은 유기산 또는 무기산을 이용하여 형성된 산 부가염일 수 있으며, 상기 유기산은 예를 들면 포름산, 아세트산, 프로피온산, 락트산, 부티르산, 이소부티르산, 트리플루오로아세트산, 말산, 말레산, 말론산, 푸마르산, 숙신산, 숙신산 모노아미드, 글루탐산, 타르타르산, 옥살산, 시트르산, 글리콜산, 글루쿠론산, 아스코르브산, 벤조산, 프탈산, 살리실산, 안트라닐산, 디클로로아세트산, 아미노옥시 아세트산, 벤젠술폰산, p-톨루엔술폰산 또는 메탄술폰산을 포함한다.
The organic acid may be, for example, formic acid, acetic acid, propionic acid, lactic acid, butyric acid, isobutyric acid, trifluoroacetic acid, malic acid, maleic acid, malonic acid, fumaric acid, succinic acid, succinic acid monoamide, glutamic acid, tartaric acid, oxalic acid, citric acid, glycolic acid, glucuronic acid, ascorbic acid, benzoic acid, phthalic acid, salicylic acid, anthranilic acid, dichloroacetic acid, aminooxyaceitc acid, benzenesulfonic acid, p-toluenesulfonic acid or methanesulfonic acid.
무기산은 예를 들면 염산, 브롬산, 황산, 인산, 질산, 탄산 또는 붕산을 포함한다.
The inorganic acid may be, for example, hydrochloric acid, hydrobromic acid, sulfuric acid, phosphoric acid, nitric acid, carbonic acid or boric acid.
산 부가염은 바람직하게는 염산염 또는 아세트산염 형태일 수 있으며, 보다 바람직하게는 염산염 형태일 수 있다.
The acid addition salt is preferably a hydrochloride or acetate, and more preferably a hydrochloride.
이외에도 추가적으로 염이 가능한 형태는 가바염, 가바펜틴염, 프레가발린염, 니코틴산염, 아디페이트염, 헤미말론산염, 시스테인염, 아세틸시스테인염, 메티오닌염, 아르기닌염, 라이신염, 오르니틴염 또는 아스파르트산염 등이 있다.
In addition, a form that can be a salt may be a GABA salt, a gabapentin salt, a pregabalin salt, a nicotinate salt, an adipate salt, a hemimalonate salt, a cysteine salt, an acetylcysteine salt, a methionine salt, an arginine salt, a lysine salt, an ornithine salt or an aspartate salt.
또한, 본 발명의 약학적 조성물은 약학적으로 허용가능한 담체를 더 포함할 수 있다.
In addition, the pharmaceutical composition of the present invention may further include a pharmaceutically acceptable carrier.