mwirth-epo/epo-nmt-datasets huggingface dataset:
Analogamente, a parità di prestazioni elettriche, risulta possibile, grazie alla soluzione proposta, incrementare il numero di word line in ciascun settore, in tal modo ottimizzando lo sfruttamento di area nella realizzazione integrata del dispositivo di memoria non volatile.
Likewise, given the same electrical performance, it is possible, thanks to the solution proposed, to increase the number of word lines in each sector, thus optimizing exploitation of area in the embedded implementation of the non-volatile memory device.
Risulta infine chiaro che a quanto qui descritto ed illustrato possono essere apportate modifiche e varianti, senza per questo uscire dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
Finally, it is clear that modifications and variations may be made to what has been described and illustrated herein, without thereby departing from the scope of the present invention, as defined in the annexed claims.
In particolare, si sottolinea nuovamente come la soluzione descritta possa trovare vantaggiosa applicazione in svariati dispositivi di memoria non volatile (ad esempio dispositivi flash “embedded” o “stand alone”), in cui siano utilizzati transistori MOS per la selezione e la polarizzazione delle relative celle di memoria.
In particular, it is once again emphasized that the solution described may find advantageous application in a wide range of non-volatile memory devices (for example, embedded or stand-alone flash devices), in which MOS transistors are used for selection and biasing of the corresponding memory cells.
Decodificatore di indirizzo secondo la rivendicazione 1, in cui detto stadio decodificatore di source (15) comprende uno stadio di combinazione logica (16), configurato per eseguire una combinazione logica NOR di detti segnali di pilotaggio di riga (VWL).
The address decoder according to claim 1, wherein the source-decoder circuit comprises a logic-combination circuit configured to carry out a NOR logic combination of the row-driving signals (VWL).
Decodificatore di indirizzo secondo la rivendicazione 2, in cui detto stadio di combinazione logica (16) comprende una pluralità di prime porte logiche NOR (18), ciascuna associata ad una rispettiva source line (SL) ed avente ingressi (18a, 18b; 18d) atti a ricevere i segnali di pilotaggio di riga (VWL) delle associate word line (WL), ed un’uscita (18c) atta a generare un segnale di uscita NOR (SNOR) per la generazione del segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
The address decoder according to claim 2, wherein the logic-combination circuit comprises a plurality of first NOR logic gates, each associated to a respective source line (SL) and having inputs configured to receive the row-driving signals (VWL) of the associated word lines (WL), and an output configured to generate a NOR output signal (SNOR) for generation of the source-driving signal (VSL) for biasing the respective source line (SL).
Decodificatore di indirizzo secondo la rivendicazione 2, in cui ciascuna source line (SL) è condivisa da una coppia di adiacenti word line (WL); ed in cui detto stadio di combinazione logica (16) comprende una pluralità di prime porte logiche NOR (18), ciascuna associata ad una rispettiva source line (SL) ed avente un primo ed un secondo ingresso (18a, 18b) atti a ricevere i segnali di pilotaggio di riga (VWL) delle word line (WL) adiacenti alla rispettiva source line (SL), ed un’uscita (18c) atta a generare il segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
The address decoder according to claim 3, wherein the logic-combination circuit further comprises a plurality of second NOR logic gates, each of which is associated to a respective source line (SL) and is configured to generate the source-driving signal (VSL) for biasing the respective source line (SL); andwherein said source line (SL) has an extension along a longitudinal axis (x) and said first NOR logic gates are electrically coupled to a first end portion of the respective source line (SL), and said second NOR logic gates are electrically coupled to a second end portion of the respective source line (SL), opposite to said first portion along said longitudinal axis (x). wherein said source line (SL) has an extension along a longitudinal axis (x) and said first NOR logic gates are electrically coupled to a first end portion of the respective source line (SL), and said second NOR logic gates are electrically coupled to a second end portion of the respective source line (SL), opposite to said first portion along said longitudinal axis (x).
Decodificatore di indirizzo secondo la rivendicazione 3 o 4, in cui detto stadio di combinazione logica (16) comprende inoltre una pluralità di seconde porte logiche NOR (18'), ciascuna associata ad una rispettiva source line (SL) ed atta a generare il segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL); in cui detta source line (SL) presenta un’estensione lungo un asse longitudinale (x) e dette prime porte logiche NOR (18) sono accoppiate elettricamente ad una prima porzione di estremità della rispettiva source line (SL), e dette seconde porte logiche NOR (18) sono accoppiate elettricamente ad una seconda porzione di estremità della rispettiva source line (SL), opposta a detta prima porzione lungo detto asse longitudinale (x).
The address decoder according to claim 5, wherein said second logic-inverter circuit comprises:a pull-up PMOS transistor connected between a reference line, set at a biasing voltage (VB), and said output, and has its control terminal connected to the output of said first logic-inverter circuit;a pull-down NMOS transistor connected between said output and a ground reference line, and has its control terminal which is also connected to the output of said first logic-inverter circuit; anda further pull-up NMOS transistor connected in parallel to the pull-up PMOS transistor and has its control terminal connected to the input of the first logic-inverter circuit. a pull-up PMOS transistor connected between a reference line, set at a biasing voltage (VB), and said output, and has its control terminal connected to the output of said first logic-inverter circuit; a pull-down NMOS transistor connected between said output and a ground reference line, and has its control terminal which is also connected to the output of said first logic-inverter circuit; and a further pull-up NMOS transistor connected in parallel to the pull-up PMOS transistor and has its control terminal connected to the input of the first logic-inverter circuit.
Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-5, in cui ciascuna di dette prime porte logiche NOR (18) comprende: un modulo di combinazione logica NOR (29) che implementa l’operazione di combinazione logica NOR dei segnali di pilotaggio di riga (VWL) delle associate word line (WL) e fornisce un segnale di combinazione logica (WLNOR) in corrispondenza di un primo nodo interno (24); un primo modulo invertitore logico (30), avente ingresso collegato al primo nodo interno (24) ed uscita collegata ad un secondo nodo interno (31), su cui fornisce la versione negata del segnale di combinazione logica (WLNORn); ed un secondo modulo invertitore logico (34), avente ingresso collegato al secondo nodo interno (31) ed uscita collegata a detta uscita (18c) della prima porta logica NOR (18), su cui fornisce detto segnale di uscita NOR (SNOR) per la generazione del segnale di pilotaggio di source (VSL) per la polarizzazione della rispettiva source line (SL).
The address decoder according to claim 6, wherein the logic-combination circuit comprises a number of said first NOR logic gates equal to the number of said source lines (SL).
Decodificatore di indirizzo secondo la rivendicazione 6, in cui detto secondo modulo invertitore logico (34) comprende un transistore PMOS di pull-up (34a), collegato tra una linea di riferimento (37), posta ad una tensione di polarizzazione (VB), e detta uscita (18c), ed avente terminale di controllo collegato all’uscita di detto primo modulo invertitore logico (30); un transistore NMOS di pull-down (34b), collegato tra detta uscita (18c) ed una linea di riferimento di massa (23), ed avente terminale di controllo collegato anch’esso all’uscita di detto primo modulo invertitore logico (30); ed un ulteriore transistore NMOS di pull-up (34c), collegato in parallelo al transistore PMOS di pull-up (34a) ed avente terminale di controllo collegato all’ingresso del primo modulo invertitore logico 8.
The address decoder according to claim 6, wherein said source lines (SL) are electrically shorted in groups by respective metallization strips.
Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-7, in cui detto stadio di combinazione logica (16) comprende un numero di dette prime porte logiche NOR (18) pari al numero di dette source line (SL).
The address decoder according to claim 3, wherein the logic-combination circuit comprises a number of said first NOR logic gates equal to the number of said source lines (SL).
Decodificatore di indirizzo secondo una qualsiasi delle rivendicazioni 3-7, in cui dette source line (SL) sono elettricamente cortocircuitate a gruppi mediante rispettive strisce di metallizzazione (40).
The address decoder according to claim 3, wherein said source lines (SL) are electrically shorted in groups by respective metallization strips.
Decodificatore di indirizzo secondo la rivendicazione 9, in cui detto stadio di combinazione logica (16) comprende, per ciascuno di detti gruppi: una prima porta logica NOR (18), avente ingressi (18a, 18b, 18d) atti a ricevere i segnali di pilotaggio di riga (VWL) delle word line (WL) adiacenti alle source line (SL) del gruppo, ed un’uscita (18c) atta a generare un segnale di uscita NOR (SNOR); ed una porta logica AND (42) avente ingressi (42a, 42b, 42d) atti a ricevere i segnali di uscita NOR (SNOR) delle prima porta logica NOR (18) di detto gruppo e dei gruppi adiacenti di source line (SL), ed un’uscita (42c) atta a generare detto segnale di pilotaggio di source (VSL) per la polarizzazione delle source line (SL) cortocircuitate del gruppo.
The address decoder according to claim 10, wherein said logic-combination circuit comprises, for each of said groups:a first NOR logic gate having inputs configured to receive the row-driving signals (VWL) of the word lines (WL) adjacent to the source lines (SL) of the group, and an output configured to generate a NOR output signal (SNOR); andan AND logic gate having inputs configured to receive the NOR output signals (SNOR) of the first NOR logic gates of said group and of the adjacent groups of source lines (SL), and an output configured to generate said source-driving signal (VSL) for biasing the shorted source lines (SL) of the group. a first NOR logic gate having inputs configured to receive the row-driving signals (VWL) of the word lines (WL) adjacent to the source lines (SL) of the group, and an output configured to generate a NOR output signal (SNOR); and an AND logic gate having inputs configured to receive the NOR output signals (SNOR) of the first NOR logic gates of said group and of the adjacent groups of source lines (SL), and an output configured to generate said source-driving signal (VSL) for biasing the shorted source lines (SL) of the group.
Dispositivo di memoria non volatile (1), comprendente una matrice di memoria (2), ed un decodificatore di indirizzo (10) secondo una qualsiasi delle rivendicazioni precedenti, accoppiato alla matrice di memoria (2) ed atto ad indirizzare e polarizzare celle di memoria (3) di detta matrice di memoria (2).
The address decoder according to claim 2, wherein each source line (SL) is shared by a pair of adjacent word lines (WL); and wherein the logic-combination circuit comprises a plurality of first NOR logic gates, each of which is associated to a respective source line (SL) and has a first input and a second input that are configured to receive the row-driving signals (VWL) of the word lines (WL) adjacent to the respective source line (SL), and an output configured to generate the source-driving signal (VSL) for biasing the respective source line (SL).
Dispositivo secondo la rivendicazione 11, in cui le celle di memoria (3) di detta matrice di memoria (2) sono del tipo a cambiamento di fase PCM.
The device according to claim 15, wherein the memory cells of said memory array are of the PCM (Phase-Change Memory) type.
Metodo secondo la rivendicazione 13, in cui generare detti segnali di pilotaggio di source (VSL) comprende eseguire una combinazione logica NOR dei segnali di pilotaggio di riga (VWL) delle associate word line (WL).
The method according to claim 17, wherein generating said source-driving signals (VSL) comprises carrying out a NOR logic combination of the row-driving signals (VWL) of the associated word lines (WL).
Sintesi Sulla base della descrizione precedente, è sentita l’esigenza di soluzioni che superano uno o più degli svantaggi precedentemente sottolineati.
On the basis of the foregoing description, the need is felt for solutions which overcome one or more of the previously outlined drawbacks.
Secondo una o più forme di realizzazione, tale scopo è conseguito attraverso procedimenti aventi le caratteristiche specificatamente esposte nelle rivendicazioni che seguono.
According to one or more embodiments, such an object is achieved through methods having the features specifically set forth in the claims that follow.
Le forme di realizzazione riguardano inoltre un sistema correlato per la personalizzazione di profili in carte a circuito integrato così come un corrispondente prodotto informatico correlato, caricabile nella memoria di almeno un computer e comprendente porzioni di codice software per eseguire le fasi del procedimento quando il prodotto è eseguito su un computer.
Embodiments moreover concerns a related system for the personalization of profiles in integrated circuit cards as well as a corresponding related computer program product, loadable in the memory of at least one computer and including software code portions for performing the steps of the method when the product is run on a computer.
Come qui utilizzato, il riferimento ad un tale prodotto informatico intende essere equivalente al riferimento ad un mezzo leggibile su computer contenente istruzioni per controllare un sistema di computer per coordinare le prestazioni del procedimento.
As used herein, reference to such a computer program product is intended to be equivalent to reference to a computer-readable medium containing instructions for controlling a computer system to coordinate the performance of the method.
Il riferimento “ad almeno un computer” è evidentemente inteso per evidenziare l’eventualità che la presente descrizione venga implementata in una maniera distribuita/modulare.
Reference to "at least one computer" is evidently intended to highlight the possibility for the present disclosure to be implemented in a distributed/modular fashion.
Come menzionato in precedenza, la presente descrizione fornisce soluzioni riguardanti un procedimento per la personalizzazione di carte a circuito integrato, comprendente una procedura di simulazione comprendente le fasi di: simulare lo scaricamento di un’immagine singola corrispondente ad una parte fissa, simulare l’esecuzione di una sequenza di comandi di personalizzazione per introdurre un insieme di dati di personalizzazione nell’immagine singola ottenendo un’immagine di carta comprendente la parte fissa e i dati di personalizzazione, criptare detta immagine di carta ottenendo un’immagine criptata singola, l’immagine criptata singola essendo successivamente scaricati in una memoria della data carta.
As mentioned in the foregoing, the present disclosure provides solutions regarding a method for the personalization of integrated circuit cards, comprising a simulation procedure including the steps of: simulating downloading a single image corresponding to a fixed part, simulating executing a sequence of personalization commands to introduce a set of personalization data in the single image obtaining a card image comprising the fixed part and the personalization data, encrypting said card image obtaining an encrypted single image, the encrypted single image being then downloaded in a memory of the given card.
In forme di realizzazione diverse, il procedimento qui descritto può comprendere il fatto che detto criptaggio sia eseguito da un HSM con una stessa chiave di trasporto disponibile in corrispondenza della data carta.
In variant embodiments, the method here described may include that said encryption is performed by an HSM with a same transport key available at the given card.
In forme di realizzazione diverse, il procedimento qui descritto può comprendere il fatto che detto scaricamento di un’immagine criptata singola in una memoria della data carta comprenda trasmettere una riproduzione detta immagine criptata singola e scaricare dalla macchina di produzione detta immagine criptata singola nella memoria della data carta.
In variant embodiments, the method here described may include that said downloading an encrypted single image in a memory of the given card includes transmitting to a production machine said encrypted single image and downloading from the production machine said encrypted single image in the memory of the given card.
In forme di realizzazione diverse, il procedimento qui descritto può comprendere eseguire una pluralità di procedure di simulazione per una pluralità di carte diverse che condividono una stessa parte fissa ottenendo una pluralità di immagini singole criptate comprendendo inoltre: confrontare detta pluralità di immagini singole criptate, mentre dette immagini singole criptate sono uguali identificare e memorizzare porzioni della parte fissa, quando dette immagini singole criptate sono diverse identificare e memorizzare porzioni dei dati di personalizzazione, eseguire una reimpostazione o reset del criptaggio delle immagini di carte, su uno stato iniziale, iniziando nuovamente il decriptaggio di dette immagine carte dopo la porzione diversa, quando detto confronto è completo, inviare le istruzioni memorizzate della parte fissa e le porzioni memorizzate dei dati di personalizzazione.
In variant embodiments, the method here described may include performing a plurality of simulation procedures for a plurality of different cards sharing a same fixed part obtaining a plurality of encrypted single images further comprising: comparing said plurality of encrypted single images, while said encrypted single images are equal identifying and storing portions of the fixed part,when said encrypted single images are different identifying and storing portions of the personalization data, performing a reset of the encryption of the card images, to a initial state, starting again the encryption of said card images after the different portion, when said comparison is complete, sending the stored portions of the fixed part and the stored portions of the personalization data.
In forme di realizzazione diverse, il procedimento qui descritto può comprendere il fatto che detto confronto delle immagini singole criptate sia eseguito tramite pagine di memoria o tramite blocchi aventi la dimensione dei blocchi di testo non crittografato immessi nell’operazione di criptaggio.
In variant embodiments, the method here described may include that said comparison of the encrypted single images is performed by memory pages or by blocks having the size of the plaintext blocks inputted in the encryption operation.
La presente descrizione fornisce anche soluzioni riguardanti un sistema per la personalizzazione di carte a circuito integrato, in particolare carte eUICC, comprendenti almeno un’unità di simulazione ed una macchina di produzione configurata per implementare il procedimento secondo qualsiasi delle suddette forme di realizzazione.
The present disclosure provides also solutions regarding a system for the personalization of integrated circuit cards, in particular eUICC cards, including at least a simulation unit and a production machine configured to implement the method of any of above embodiments.
In forme di realizzazione diverse, il sistema qui descritto può comprendere il fatto che detta unità di simulazione sia implementata su un server o sistema di server separato dalla macchina di produzione.
In variant embodiments, the system here described may include that said simulation unit is implemented on a server or system of servers separated by the production machine.
La presente descrizione fornisce anche soluzioni riguardanti un prodotto informatico che si può caricare nella memoria di almeno un processore e comprende porzioni di codice software per implementare il procedimento secondo qualsiasi delle forme di realizzazione precedenti.
The present disclosure provides also solutions regarding a computer-program product that can be loaded into the memory of at least one processor and comprises portions of software code for implementing the method of any of the previous embodiments.
Breve descrizione delle figure Le forme di realizzazione della presente descrizione verranno ora descritte facendo riferimento ai disegni annessi, che sono forniti puramente a titolo di esempio non limitativo ed in cui: - Figure 1 e 2 sono già state descritte in precedenza; - Figura 3 mostra uno schema a blocchi di un sistema che implementa il procedimento qui descritto; - Figura 4 mostra schematicamente un elemento del sistema di Figura 3; - Figura 5 mostra un diagramma di flusso che illustra una forma di realizzazione del procedimento qui descritto; - Figura 6 mostra un diagramma di flusso che illustra un’altra forma di realizzazione del procedimento qui descritto; - Figura 7 mostra uno schema a blocchi di un sistema che implementa il procedimento qui descritto.
Embodiments of the present disclosure will now be described with reference to the annexed drawings, which are provided purely by way of non-limiting example and in which:Figure 1 and 2 have been already described in the foregoing;Figure 3 shows a block schematics of a system implementing the method here described;Figure 4 shows schematically an element of the system of Figure 3 ;Figure 5 shows a diagram flow illustrating an embodiment of the method here described;Figure 6 shows a diagram flow illustrating another embodiment of the method here described;Figure 7 shows a block schematics of a system implementing the method here described.
Descrizione Dettagliata Nella seguente descrizione, numerosi dettagli specifici sono dati per fornire una comprensione approfondita di forme di realizzazione.
In the following description, numerous specific details are given to provide a thorough understanding of embodiments.
Le forme di realizzazione si possono mettere in pratica senza uno o vari dettagli specifici, o con altri procedimenti, componenti, materiali, ecc. In altri casi, strutture materiali, o operazioni ben noti non sono mostrati o descritti nel dettaglio per evitare di rendere poco chiari gli aspetti delle forme di realizzazione.
The embodiments can be practiced without one or several specific details, or with other methods, components, materials, etc. In other instances, well-known structures, materials, or operations are not shown or described in detail to avoid obscuring aspects of the embodiments.
Il riferimento per tutta questa descrizione ad “una forma di realizzazione”significa che una particolare caratteristica, struttura, o peculiarità descritta in abbinamento alla forma di realizzazione è compresa in almeno una forma di realizzazione.
Reference throughout this specification to "one embodiment" or "an embodiment" means that a particular feature, structure, or characteristic described in connection with the embodiment is included in at least one embodiment.
Di conseguenza, gli aspetti della frase “in una forma di realizzazione” in vari posti per tutta questa descrizione non fanno necessariamente tutti riferimento alla stessa forma di realizzazione.
Thus, the appearances of the phrases "in one embodiment" or "in an embodiment" in various places throughout this specification are not necessarily all referring to the same embodiment.