mwirth-epo/epo-nmt-datasets huggingface dataset:
Il transistore di carica 46, qui di tipo PMOS, ha un primo terminale di conduzione collegato al nodo di nodo di uscita 47, un secondo terminale di conduzione collegato alla linea di alimentazione 37, ricevente una tensione di alimentazione VDD, ed un terminale di controllo ricevente un segnale di precarica VCH.
The charging transistor 46, here of a PMOS type, has a first conduction terminal connected to the output node 47, a second conduction terminal connected to the supply line 37, which receives a supply voltage VDD, and a control terminal that receives a precharging signal VCH.
Un generatore di corrente 48 è inoltre accoppiato al nodo interno 45 e genera, quando abilitato da un segnale di abilitazione generatore EN generato dall'unità di comando 36, una corrente di traslazione Iaddche viene iniettata nel nodo interno 45.
A current source 48 is moreover coupled to the internal node 45 and generates, when enabled by a source enable signal EN generated by the control unit 36, a shift current Iaddthat is injected into the internal node 45.
In figura 6 sono inoltre illustrate capacità presenti nel ramo di lettura 31.
Figure 6 also shows capacitances present in the reading branch 31.
In particolare, un condensatore parassita locale 51 (mostrato con linea tratteggiata e avente capacità locale Cl) è accoppiato tra il nodo locale 41, associato alla linea di bit locale LBLi, ed una linea a potenziale di riferimento 54 (qui massa) del dispositivo di memoria 30.
In particular, a local parasitic capacitor 51 (illustrated by a dashed line and having a local capacitance C1) is coupled between the local node 41, associated to the local bit line LBLi, and a reference potential line 54 (here ground) of the memory device 30.
Un condensatore parassita globale 52 (anch’esso mostrato con linea tratteggiata e avente capacità Cg) è accoppiato tra il nodo globale 43, associato alla bit line globale MBLj, e la linea a potenziale di riferimento 54.
A global parasitic capacitor 52 (also illustrated by a dashed line and having capacitances Cg) is coupled between the global node 43, associated to the global bit line MBLj, and the reference potential line 54.
Un condensatore di uscita 53 (qui di tipo parassita e quindi mostrato con linea tratteggiata, ma che potrebbe comprendente un componente fisico, ed avente capacità CO) è accoppiato tra il nodo di uscita 47 e la linea a potenziale di riferimento 54.
An output capacitor 53 (here of a parasitic type and thus illustrated by a dashed line, but which may comprise a physical component, and has a capacitance C0) is coupled between the output node 47 and reference potential line 54.
In generale, la capacità Cgdel condensatore parassita globale 52, ovvero la capacità parassita associata alla linea di bit globale MBLj, è maggiore rispetto alla capacità locale Cldel condensatore parassita locale 51, ovvero alla capacità parassita associata alla bit line locale LBLi,nonché rispetto alla capacità Codel condensatore di uscita 53 presente sul nodo di nodo di uscita 47.
In general, the capacitance Cgof the global parasitic capacitor 52, i.e., the parasitic capacitance associated to the global bit line MBLj, is higher than a local capacitance C1of the local parasitic capacitor 51, i.e., the parasitic capacitance associated to the local bit line LBLi, as well as than the capacitance C0of the output capacitor 53 on the output node 47.
Nel ramo di lettura 31, la corrente di traslazione Iadd è di valore pari alla corrente di lettura massima di una cella resettata peggiore.
In the reading branch 31, the shift current Iaddhas the value of the maximum reading current of a worst reset cell.
Ad esempio, con riferimento ai valori mostrati nelle figure 2A, 2B, 3-5, essa è pari a 5 µA.
For instance, with reference to the values illustrated in Figures 2A, 2B, 3-5, the shift current Iaddis 5 µA.
In questa condizione, se la cella di memoria da leggere 32 è programmata nello stato di reset e quindi tira una corrente inferiore o al massimo uguale a 5 µA (valore di lettura della peggiore cella resettata), la corrente di traslazione Iaddcompensa la corrente tirata da questa e di conseguenza, in prima approssimazione, non modifica la tensione presente ai nodi del ramo di lettura 31.
In this condition, if the memory cell to be read 32 is programmed in the RESET state and thus draws a current lower than or at the most equal to 5 µA (reading value of the worst reset cell), the shift current Iaddcompensates the current drawn by this memory cell and consequently, to a first approximation, does not modify the voltage at the nodes of the reading branch 31.
Viceversa, se la cella di memoria da leggere 32 è programmata nello stato di set e quindi tira una corrente maggiore della corrente di traslazione Iadd, la differenza fra la corrente della cella da leggere 32 e la corrente di traslazione Iadd viene fornita dal ramo di lettura 31, provocando una riduzione della tensione presente sul nodo globale 43, sul nodo interno 45 nonché sul nodo di uscita 47.
Instead, if the memory cell to be read 32 is programmed in the SET state and thus draws a higher current than the shift current Iadd, the difference between the current of the cell to be read 32 and the shift current Iaddis supplied by the reading branch 31, thus causing a reduction of the voltage on the global node 43 and on the internal node 45, as well as on the output node 47.
Tale riduzione di tensione può essere rilevata dall'amplificatore di lettura 50, fissando in modo opportuno il valore della tensione di riferimento Vref.
This voltage reduction can be detected by the sense amplifier 50, with an appropriately fixed value of the reference voltage Vref.
In questo modo, nel caso di cella di memoria da leggere 32 che si trova nello stato resettato, la corrente fornita dal ramo di lettura 31 è nulla, e l'amplificatore di lettura 50 fornisce in uscita uno ″0″ logico, mentre, nel caso di cella di memoria da leggere 32 che si trova nello stato settato, la corrente fornita dal ramo di lettura 31 è maggiore di zero, e l'amplificatore di lettura 50 fornisce in uscita un ″1″ logico.
In this way, with a memory cell to be read 32 in the reset state, the current supplied by the reading branch 31 is zero, and the sense amplifier 50 outputs a logic "0", whereas, with a memory cell to be read 32 in the set state, the current supplied by the reading branch 31 is higher than zero, and the sense amplifier 50 outputs a logic "1".
Come indicato sopra, il principio sopra esposto con riferimento alla figura 6 può essere applicato al circuito e metodo di lettura descritti nella summenzionata domanda di brevetto italiano 102016000024496 per ottenere i vantaggi di velocità di lettura e riduzione delle dimensioni del dispositivo di memoria descritto.
As mentioned previously, the principle set forth above with reference to Figure 6 may be applied to the reading circuit and reading method described in the aforementioned Italian patent application 102016000024496 to obtain the described advantages of reading speeds and memory size reduction.
La figura 7 mostra un esempio di realizzazione del dispositivo di memoria 30 utilizzante tale principio.
Figure 7 shows an implementation of the memory device 30 that employs the above principle.
In dettaglio, la figura 7 mostra un ramo di riferimento 60 che, analogamente a quanto descritto nella summenzionata domanda di brevetto italiano 102016000024496, comprende una linea di bit globale adiacente alla MBLj, ad esempio la linea di bit globale MBLj+1, in seguito indicata per semplicità MBL'.
In detail, Figure 7 shows a reference branch 60, which, as described in the aforementioned Italian patent application 102016000024496, comprises a global bit line adjacent to the global bit line MBLj, for example the global bit line MBLj+1, referred to hereinafter for simplicity as MBL'.
Per semplicità, in seguito la linea di bit globale MBLjaccoppiata alla cella di memoria da leggere sarà indicata con MBL e a linea di bit locale LBLiè indicata con LBL.
For simplicity, hereinafter the global bit line MBLjcoupled to the memory cell to be read will be designated by MBL and the local bit line LBLiwill be designated by LBL.
Il ramo di riferimento 60 ha struttura simile a quella del ramo di lettura 31 e quindi i suoi elementi non verranno descritti in dettaglio e sono indicati in seguito e rappresentati in figura 7 con gli stessi numeri dei corrispondenti elementi del ramo di lettura 31, dotati di apice ″'″.
The reference branch 60 has a structure similar to the reading branch 31 and thus its elements will not be described in detail and are designated hereinafter and represented in Figure 7 by the same numbers as the corresponding elements of the reading branch 31, provided with prime signs.
La figura 7 mostra inoltre elementi di equalizzazione del ramo di lettura 31 e del ramo di riferimento 60.
Figure 7 moreover shows equalization elements of the reading branch 31 and of the reference branch 60.
In dettaglio, il dispositivo di memoria 30 presenta un primo, un secondo ed un terzo transistore di equalizzazione 65-67.
In detail, the memory device 30 has a first, a second, and a third equalization transistors 65, 66, 67.
Qui, il primo transistore di equalizzazione 65, qui di tipo NMOS, è collegato tra i nodi globali 43 e 43' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente un segnale di equalizzazione ATD generato dalla unità di comando 36.
Here, the first equalization transistor 65, of an NMOS type, is connected between the global nodes 43 and 43' of the reading branch 31 and of the reference branch 60, respectively, and has a control terminal receiving an equalization signal ATD generated by the control unit 36.
Il secondo transistore di equalizzazione 66, anch'esso qui di tipo NMOS, è collegato tra i nodi interni 45 e 45' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente il segnale di equalizzazione ATD.
The second equalization transistor 66, here also of an NMOS type, is connected between the internal nodes 45 and 45' of the reading branch 31 and of the reference branch 60, respectively, and has a control terminal receiving the equalization signal ATD.
Il terzo transistore di equalizzazione 66, anch'esso qui di tipo NMOS, è collegato tra i nodi di uscita 47 e 47' del ramo di lettura 31 e del ramo di riferimento 60, rispettivamente, ed ha terminale di controllo ricevente il segnale di equalizzazione ATD.
The third equalization transistor 66, here also of an NMOS type, is connected between the output nodes 47 and 47' of the reading branch 31 and of the reference branch 60, respectively, and has a control terminal receiving the equalization signal ATD.
Come discusso in dettaglio in seguito, i transistori di equalizzazione 65-67 hanno la funzione di equalizzare i nodi ad essi collegati, in modo che essi abbiano, in alcune fasi operative di lettura, valori di tensione sostanzialmente uguali.
As discussed in detail hereinafter, the equalization transistors 65-67 have the function of equalizing the nodes connected to them so that they have, in some read operating steps, substantially the same voltage values.
La lettura del dispositivo di memoria 30 di figura 7 comprende quattro diverse fasi (precarica; equalizzazione; traslazione di caratteristica e condivisione ″sharing″), qui sotto descritte in dettaglio con riferimento alle figure 8 e 9, mostranti una tabella che riporta i valori dei segnali di controllo nel circuito di figura 7 nelle diverse fasi di lettura e, rispettivamente, l'andamento di tali segnali di controllo e della tensione presente sulla linea di parola (corrispondente alla linea di parola WL di figura 1) collegata alla cella di memoria da leggere 32 (tensione di riga VR).
Reading of the memory device 30 of Figure 7 comprises four different steps (precharging, equalization, characteristic shifting, and sharing), described hereinafter in detail with reference to Figures 8 and 9, showing, a table presenting the values of the control signals in the circuit of Figure 7 in the different reading steps and, respectively, the timing charts of the control signals and the voltage on the word line (corresponding to the word line WL of Figure 1 ) connected to the memory cell to be read 32 (row voltage VR).
La tensione di riga VRè presente anche sulla cella di riferimento 32', anche se questa viene mantenuta spenta in tutte le fasi di lettura della cella da leggere 32 e non partecipa alla lettura, come spiegato in dettaglio in seguito.
The row voltage VRis applied also to the reference cell 32', even though this cell is kept off in all the steps of reading of the cell to be read 32 and does not participate in reading, as explained in detail hereinafter.
Fase di precarica In questa fase, il ramo di lettura 31 viene precaricato e il ramo di riferimento 60 è flottante.
In this step, the reading branch 31 is precharged, and the reference branch 60 is floating.
A tale scopo, nell'istante t = t0, il segnale di decodifica locale VY0 fornito al ramo di lettura 31 commuta allo stato alto, collegando la cella di memoria da leggere 32 alla rispettiva linea di bit globale MBL, mentre il segnale di decodifica locale VY0' fornito al ramo di riferimento 60 viene tenuto basso e mantiene scollegata la cella di memoria di riferimento 32' dalla rispettiva linea di bit globale MBL' (tale scollegamento permane anche nelle fasi successive).
To this end, at time t = t0, the local decoding signal VY0 supplied to the reading branch 31 switches to the high state, connecting the memory cell to be read 32 to the respective global bit line MBL, whereas the local decoding signal VY0' supplied to the reference branch 60 is kept low and keeps the reference memory cell 32' disconnected from the respective global bit line MBL' (this disconnection continues also in the subsequent steps).
I segnali di decodifica globale VYN e VYN' commutano allo stato alto, connettendo le linee di bit globale MBL e MBL' ai rispettivi nodi interni 45 e 45'.
The global decoding signals VYN and VYN' switch to the high state, connecting the global bit lines MBL and MBL' to the respective internal nodes 45 and 45'.
Nel ramo di lettura 31, il segnale di polarizzazione VCAcommuta allo stato alto e il segnale di precarica VCH commuta allo stato basso, accendendo il transistore di connessione uscita 44 e il transistore di carica 46; nel ramo di riferimento 60, il segnale di polarizzazione VCA' rimane nello stato basso e il segnale di carica VCH' rimane nello stato alto, mantenendo il transistore di connessione uscita 44' e il transistore di carica 46' di tale ramo 60 in condizione spenta.
In the reference branch 60, the biasing signal VCA' remains in the low state, and the charging signal VCH' remains in the high state, keeping the output connection transistor 44' and the charging transistor 46' of the branch 60 off.
Inoltre, il segnale di equalizzazione ATD e il segnale di abilitazione generatore EN rimangono bassi, mantenendo spenti i transistori di equalizzazione 65-67 e il generatore di corrente 48.
Moreover, the equalization signal ATD and the source enable signal EN remain low, keeping the equalization transistors 65-67 and the current source 48 off.
In questa situazione, il ramo di riferimento 60 è disaccoppiato dal resto del circuito; il ramo di lettura 31 viene collegato alla tensione di alimentazione VDD, provocando la carica delle capacità parassite Cl, Cge CO; il nodo interno 45, il nodo globale 43 e il nodo locale 41 si caricano tutti quindi all'incirca ad uno stesso valore di tensione prefissato VP = Vdd-Vb, in cui Vb corrisponde al valore alto del segnale di polarizzazione VCA.
In this situation, the reference branch 60 is decoupled from the rest of the circuit; the reading branch 31 is connected to the supply voltage VDD, thus causing charging of the parasitic capacitances C1, Cg, and CO; the internal node 45, the global node 43, and the local node 41 thus all charge to approximately a same preset voltage value VP= Vdd-Vb, where Vbcorresponds to the high value of the biasing signal VCA.
La cella di memoria da leggere 32 è spenta, dato che la rispettiva linea di parola (non mostrata) è ancora bassa, come mostrato dalla tensione di riga VR.
The memory cell to be read 32 is off, since the respective word line (not illustrated) is still low, as illustrated by the row voltage VR.
Come indicato, anche la cella di memoria di riferimento 32' è spenta.
As mentioned, also the reference memory cell 32' is off.
Fase di equalizzazione In questa fase, avviene l'equalizzazione fra il ramo di lettura 31 e il ramo di riferimento 60.
In this step, the reading branch 31 and the reference branch 60 are equalized.
A tale scopo, nell'istante t = t1, il segnale di precarica VCH commuta allo stato alto, spegnendo il transistore di carica 46 e scollegando il ramo di lettura 31 dalla tensione di alimentazione VDD.
To this end, at time t = t1, the precharging signal VCHswitches to the high state, turning off the charging transistor 46 and disconnecting the reading branch 31 from the supply voltage VDD.
Inoltre, il segnale di equalizzazione ATD commuta allo stato alto.
Moreover, the equalization signal ATD switches to the high state.
Gli altri segnali rimangono nello stato precedente, e la tensione di riga VRrimane bassa.
The other signals remain in the previous state, and the row voltage VRremains low.
Tale assieme di componenti comprende anche due terminali TB1 e TB2, positivo e negativo, da collegare a corrispondenti bus-bar BB1 e BB2 direttamente collegati con la pluralità di celle contenute nel pacco batteria.
Said assembly of components further comprises two terminals TB1 and TB2, one positive and one negative, to be connected to corresponding busbars BB1 and BB2 directly connected to the plurality of cells contained in the battery pack.
Secondo una soluzione preferita, i terminali TB1 e TB2 si sovrappongono alle corrispondenti bus-bar quando la parete S2.2 è accostata alle prime S1 e seconde pareti S2 preassemblate.
According to a preferred solution, the terminals TB1 and TB2 are superimposed on the corresponding busbars when the wall S2.2 is moved up against the first S1 and second pre-assembled walls S2.
Tale sovrapposizione porta rispettivi fori ad allinearsi.
Said superimposition brings respective holes into alignment.
Successivamente, attraverso aperture disposte su facce opposte del parallelepipedo definente la parete S2.2 si inseriscono viti Scw1 ed Scw2 per collegare stabilmente i terminali TB1 e TB2 con le rispettive bus-bar BB1 e BB2.
Next, screws Scw1 and Scw2 are inserted through openings arranged in opposite faces of the parallelepiped defining the wall S2.2 to permanently connect the terminals TB1 and TB2 to the respective busbars BB1 and BB2.
Vantaggiosamente, dando accesso ai bus-bar da facce opposte del parallelepipedo definente la parete S2.2 garantisce maggiore sicurezza per l’operatore, durante l’assemblaggio del pacco batteria.
Advantageously, enabling access to the busbars through opposite faces of the parallelepiped defining the wall S2.2 guarantees greater safety for the operator during the assembly of the battery pack, preventing the possibility of short-circuiting the battery pack.
Come si vede in figura 16, tra un bus-bar BB2 ed il terminale TB2, il collegamento non è diretto, ma indiretto, per il tramite di un fusibile FSE accessibile da un apposito sportellino rimovibile SV2.
As shown in Figure 16, between one busbar BB2 and the terminal TB2, the connection is not direct, but indirect, via a fuse FSE that is accessible through a specific removable door SV2.
Evidentemente, la parete S2.2 può assumere forme diverse da un parallelepipedo, ma resta fermo il concetto di rendere accessibili i collegamenti tra terminali e relativi bus-bar attraverso facce opposte del contenitore definente la parete S2.2.
Clearly, the wall S2.2 may have a different shape other than a parallelepiped, but without affecting the fact that the connections between terminals and the relative busbars must be accessible through opposite faces of the container defining the wall S2.2 that encloses the relative high-power circuitry.
Inoltre, risulta molto vantaggioso il fatto che mentre una coppia TB1/BB1 entrino in contatto reciproco diretto durante l’accostamento della parete S2.2 al restante pacco batteria pre-assemblato, l’altra coppia TB2/BB2 non può entrare in contatto fintanto che non è montato il fusibile di alta tensione FS2, evitando l’energizzazione instabile di qualsivoglia sensore allocato nella parete S2.2.
Furthermore, the fact that while one pair TB1/BB1 come into direct contact with one another when the wall S2.2 is moved up against the remaining pre-assembled battery pack, the other pair TB2/BB2 cannot come into contact until the high-voltage fuse FS2 has been fitted, is extremely advantageous as this prevents the unstable energising of any of the sensors housed in the wall S2.2.
Al termine del reciproco assemblaggio della parete S2.2 al restante pacco batteria, cioè dopo aver fissato le viti perimetrali, aver collegato le coppie TB1/BB1 e TB2/BB2 mediante il fusibile, si monta lo sportellino CV2 e si inserisce un tappo in materiale resiliente Plg nell’apertura che dà accesso alla coppia BB1/TB1.
When the wall S2.2 and the remaining battery pack have been mutually assembled, that is, when the perimeter screws illustrated in Figure 16 have been tightened and the pairs TB1/BB1 and TB2/BB2 have been connected by means of the fuse(s), the door(s) CV2 is(are) fitted and/or a cap Plg made of resilient material is inserted in the opening that gives access to the pair BB1/TB1.
Secondo una modalità preferita di assemblaggio del pacco batteria si collegano le prime pareti S1.1 ed S1.2 alla terza parete S3.2 e vi si posano i vassoi T su cui sono preventivamente associate le celle.
According to a preferred method of assembling the battery pack, the first walls S1.1 and S1.2 are connected to the third wall S3.2 and the trays T, to which the cells have already been connected, are placed inside it.
Successivamente si collegano i BMC alle rispettive fasce cavi, si collegano tra di loro in serie, e vi si sovrappone il BMS mediante il suddetto telaio, e lo si collega, anch’esso ad uno dei BMC.
Next, the BMC devices are connected to the respective flat cables, they are connected in series as shown by the bridges in Figure 13, and the BMS is arranged above them by means of the aforesaid frame FR, and the BMS is connected to one of the BMC devices.
Contemporaneamente, o prima o dopo, si collega anche la parete S3.1 alle prime pareti S1 e si alloggiano i suddetti cavi W, collegandoli, in un relativo estremo ad un apposito connettore BMSc del BMS.
At the same time, or before or afterwards, the wall S3.1 is also connected to the first walls S1 and said cables W are housed therein, connecting them, by means of a relative end, to a specific connector BMSc of the BMS.
Successivamente si avvicina la E-box pre-assemblata e si effettuano le operazioni descritte sopra, e si collega un altro estremo dei suddetti cavi W ad un secondo connettore elettrico EBc solidale con la E-box.
Next, the pre-assembled E-box is brought close and the steps described above are performed, and another end of said cables W is connected to a second electric connector EBc integral with the E-box.
Questa operazione consente di interconnettere il BMS con gli interruttori di sicurezza disposti nella E-box.
This step makes it possible to interconnect the BMS to the safety circuit breakers arranged in the E-box.
Successivamente si associa il coperchio CPC complementare alla suddetta scanalatura longitudinale.
Next, the cover CV is fitted to complement said longitudinal groove.
Sono possibili varianti realizzative all'esempio non limitativo descritto, senza per altro uscire dall’ambito di protezione della presente invenzione, comprendendo tutte le realizzazioni equivalenti per un tecnico del ramo.
Other embodiments of the non-limiting example of the invention described herein may be implemented without departing from the scope of protection of the present invention, including all the equivalent embodiments implemented by the person skilled in the art.