mwirth-epo/epo-nmt-datasets huggingface dataset:
Dispositivo secondo una qualsiasi delle rivendicazioni 3 o 5 o 6, in cui la prima linea di bit (LBL, MBL) comprende una prima linea di bit globale (MBL) ed una prima linea di bit locale (LBL); e il primo ramo circuitale (31) comprende inoltre un quinto transistore di connessione (40) avente un primo terminale accoppiato alla prima linea di bit locale (LBL), un secondo terminale accoppiato alla prima linea di bit globale (MBL) e un terminale di controllo ricevente un primo segnale di decodifica locale (VY0) dall'unità di controllo, in cui il quinto transistore di connessione (40) è controllabile dall'unità di comando (36) in modo da accoppiare la prima linea di bit locale (LBL) alla prima linea di bit globale (MBL) nelle fasi di precarica, equalizzazione e traslazione caratteristica e disaccoppiare la prima linea di bit locale dalla prima linea di bit globale nella fase di condivisione.
The device according to claim 3, 5 or 6, wherein the first bit line (LBL, MBL) comprises a first global bit line (MBL) and a first local bit line (LBL); and the first circuit branch (31) further comprises a fifth connection transistor (40) having a first terminal coupled to the first local bit line (LBL), a second terminal coupled to the first global bit line (MBL), and a control terminal receiving a first local decoding signal (VY0) from the control unit, wherein the fifth connection transistor (40) is controllable by the control unit (36) so as to couple the first local bit line (LBL) to the first global bit line (MBL) in the precharging, equalization, and characteristic shift steps, and decouple the first local bit line from the first global bit line in the sharing step.
Dispositivo secondo la rivendicazione 7 qualora dipendente dalla rivendicazione 4, in cui la seconda linea di bit (LBL', MBL') comprende una seconda linea di bit globale (MBL') ed una seconda linea di bit locale (LBL'); e il secondo ramo circuitale (60) comprende inoltre un sesto transistore di connessione (40') avente un primo terminale accoppiato alla seconda linea di bit locale (LBL'), un secondo terminale accoppiato alla seconda linea di bit globale (MBL') e un terminale di controllo ricevente un secondo segnale di decodifica locale (VY0') dall'unità di controllo (36), in cui il sesto transistore di connessione (40') è controllabile dall'unità di comando (36) in modo mantenere spenta la seconda cella di memoria (32') durante l’operazione di lettura della prima cella di memoria (32).
The device according to claim 7 when depending upon claim 4, wherein the second bit line (LBL', MBL') comprises a second global bit line (MBL') and a second local bit line (LBL'); and the second circuit branch (60) further comprises a sixth connection transistor (40') having a first terminal coupled to the second local bit line (LBL'), a second terminal coupled to the second global bit line (MBL'), and a control terminal receiving a second local decoding signal (VY0') from the control unit (36), wherein the sixth connection transistor (40') is controllable by the control unit (36) so as to keep the second memory cell (32') off during reading of the first memory cell (32).
Dispositivo secondo la rivendicazione 8, in cui la prima e la seconda linea di bit globale (MBL, MBL') sono adiacenti.
The device according to claim 8, wherein the first and second global bit lines (MBL, MBL') are adjacent.
Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, in cui le celle di memoria (32, 32') sono celle di memoria a cambiamento di fase.
The device according to any of the preceding claims, wherein the memory cells (32, 32') are phase change memory cells.
Dispositivo secondo una qualsiasi delle rivendicazioni 2-10, in cui il generatore di corrente (48) è selettivamente accoppiato al secondo nodo (45).
The device according to any of claims 2-10, wherein the current source (48) is selectively coupled to the second node (45).
Metodo secondo la rivendicazione 12, in cui il primo ramo circuitale (31) comprende inoltre un secondo nodo (45) interposto fra il primo nodo (43) e il nodo di uscita, in cui: nella fase di precarica, il primo e il secondo nodo (43, 45) sono precaricati a rispettivi primi valori di tensione; nella fase di traslazione caratteristica, il secondo nodo (45) è disaccoppiato dal nodo di uscita (47); e nella fase di rilevamento, il secondo nodo (45) è accoppiato al nodo di uscita (47).
The method according to claim 12, wherein the first circuit branch (31) further comprises a second node (45) interposed between the first node (43) and the output node, wherein:in the precharging step, the first and second nodes (43, 45) are precharged at respective first voltage values;in the characteristic shift step, the second node (45) is decoupled from the output node (47); andin the detection step, the second node (45) is coupled to the output node (47). in the precharging step, the first and second nodes (43, 45) are precharged at respective first voltage values; in the characteristic shift step, the second node (45) is decoupled from the output node (47); and in the detection step, the second node (45) is coupled to the output node (47).
Metodo secondo la rivendicazione 13, in cui la corrente di traslazione (Iadd) è una corrente costante.
The method according to claim 13, wherein the shift current (Iadd) is a constant current.
Metodo secondo la rivendicazione 13 o 14, comprendente inoltre una fase di condivisione, seguente la fase di traslazione caratteristica e precedente la fase di rilevamento, in cui la prima cella di memoria (32) viene disaccoppiata dal primo nodo (43), il generatore di corrente viene disattivato, e il primo e il secondo nodo (43, 45) vengono accoppiati reciprocamente in modo da generare una ripartizione di carica tra una prima capacità (52) accoppiata al primo nodo (43) e una seconda capacità (53) accoppiata al secondo nodo (45).
The method according to claim 13 or 14, further comprising a sharing step following the characteristic shift step and before the detection step, wherein the first memory cell (32) is decoupled from the first node (43), the current source is deactivated, and the first and second nodes (43, 45) are coupled together to generate a charge sharing between a first capacitance (52) coupled to the first node (43) and a second capacitance (53) coupled to the second node (45).
Metodo secondo la rivendicazione 15, in cui, nella fase di condivisione, il secondo valore di tensione sul primo nodo (45) è inferiore al primo valore di tensione sul primo nodo, nel caso in cui il dato memorizzato sia un ‘1’ logico; ed è superiore al primo valore di tensione sul primo nodo, nel caso in cui il dato memorizzato sia uno ‘0’ logico.
The method according to claim 15, wherein, in the sharing step, the second voltage value on the first node (45) is lower than the first voltage value on the first node, when the datum stored is a logic '1'; and is higher than the first voltage value on the first node, when the datum stored is a logic '0'.
Metodo secondo la rivendicazione 17, in cui, nella fase di equalizzazione, il primo nodo (43) e il terzo nodo (43') vengono accoppiati fra loro e portati ad uno stesso valore di tensione e il secondo nodo (45) e il quarto nodo (45') vengono accoppiati fra loro e portati ad uno stesso valore di tensione.
The method according to claim 17, wherein, in the equalization step, the first node (43) and the third node (43') are coupled together and brought to a same voltage, and the second node (45) and the fourth node (45') are coupled together and brought to a same voltage.
Viene intrinsecamente eliminata la saturazione del sistema di lettura per alti valori di duty cycle Infine, è possibile eliminare i circuiti per la generazione dei segnali per il circuito di sampie and hold (SWSH in Figura 2).
Finally, it is possible to eliminate the circuits for generation of the signals for the sample&hold circuit (SWSH in Figure 2 ).
In figura 9 è mostrata una forma realizzativa alternativa preferita per la generazione della prima tensione di sense VSPe della seconda tensione di sense VSMda fornire agli ingressi differenziali del preamplificatore 51, che prevede di sostituire gli switch 52P e 52M ciascuno con una rispettiva rete di sensing 62 mostrata in Figura 9.
Figure 9 illustrates a preferred alternative embodiment for generation of the first sense voltage VSPand of the second sense voltage VSMto be supplied to the differential inputs of the preamplifier 51, which envisages replacement of each switch 52P and 52M with a respective sensing network 62 shown in Figure 9.
Tale rete di sensing 62 comprende un transistore ausiliario 64, dello stesso tipo del transistore 13b o 23b, in generale con un opportuno rapporto di scala, che garantisca il matching termico con il corrispondente transistore lowside 13b o 23b.
This sensing network 62 comprises an auxiliary transistor 64, of the same type as the transistor 13b or 23b, in general with an appropriate scale ratio that will guarantee thermal matching with the corresponding low-side transistor 13b or 23b.
Il rapporto di scala viene scelto come un compromesso tra occupazione di area e matching.
The scale ratio is chosen as a compromise between occupation of area and matching.
Minore è il rapporto di area (o di RDSOK) tra il MOSFET 13b o 23b e il transistore ausiliario 62 e migliore, in generale, è il matching.
The smaller the area ratio (or RDSONratio) between the MOSFET 13b or 23b and the auxiliary transistor 62, the better, in general, the matching.
Con riferimento a guanto indicato nel seguito, guesto è valido guando si vuol operare in una modalità di partizione, descritta più avanti.
With reference to what is referred to in what follows, this is valid when it is desired to operate in a partitioning mode, described hereinafter.
Nel caso invece di funzionamento in una modalità di sensing, sempre descritta nel seguito, un buon accoppiamento tra MOSFET 13b o 23b e il transistore ausiliario 62 non è più necessario.
In the case, instead, of operation in a sensing mode, once again described in what follows, a good coupling between the MOSFET 13b or 23b and the auxiliary transistor 62 is no longer necessary.
Il gate e il drain del transistore ausiliario 64 sono connessi rispettivamente al gate e al drain del transistore low-side 13b.
The gate and drain of the auxiliary transistor 64 are connected, respectively, to the gate and drain of the low-side transistor 13b.
Una resistenza di sense RSp, dimensionata ad esempio come descritto più avanti per ottenere due diverse modalità di funzionamento, è posta fra il source del transistore ausiliario 64 e la massa GNDP del semiponte 12.
A sense resistance RSP, sized for example as described hereinafter to obtain two different operating modes, is set between the source of the auxiliary transistor 64 and the ground GNDP of the half-bridge 12.
Tra le resistenze di sensing RSPe rispettivamente RSMdei due semiponti e il preamplificatore 51 può eventualmente essere inserito un ulteriore stadio di amplificazione.
Between the sensing resistances RSPand RSM, respectively, of the two half-bridges and the preamplifier 51 a further amplification stage may possibly be inserted.
Grazie alla rete di sensing 62 aggiunta, durante la fase di OFF del transistore low-side 13b i segnali di sense VSPe VSMvalgono OV invece del valore di tensione di alimentazione VDD, come mostrato nella Figura 10, che mostra la prima corrente di uscita IQUTP e la prima tensione di sense VSPin funzione del tempo t, compatibilmente con il funzionamento descritto con riferimento alle Figure 7 e 8.
Thanks to the added sensing network 62, during the OFF step of the low-side transistor 13b the sense signals VSPand VSMhave a value of 0 V instead of the value of the supply voltage VDD, as represented in Figure 10, which shows the first output current IOUTPand the first sense voltage VSPas a function of time t, compatibly with the operation described with reference to Figures 7 and 8.
Come ulteriore vantaggio, 1'elettronica di lettura è automaticamente protetta dall'alta tensione e non è guindi necessario ricorrere ad ulteriore circuit eria di protezione, cioè gli switch 52P e 52M.
As further advantage, the reading electronics is automatically protected from the high voltage, and hence it is not necessary to resort to further protective circuitry, i.e., the switches 52P and 52M.
In funzione del dimensionamento reciproco tra la resistenza di switch-on RDSONAUXP del transistore ausiliario 64 e la resistenza di sense RSp, si possono scegliere due modalità di funzionamento diverse, tenendo conto che per il circuito di Figura 9 risulta: RDSONLpt<RDSONAUXP+RsP Vsp=-IQUTP* CRDSONLP*RSP)/ (RDSONLP+RDSONAUXP+RSP)¾ ¾-1OUTP* (RDSONLP*RSP)/ (RDSONAUXP+RSP) In una prima modalità di sensing si dimensiona la resistenza di sense RSPin modo che abbia valore molto maggiore della resistenza di switch-on RDSONAUXP del transistore ausiliario 64, in particolare tale da rendere la somma della resistenza di switch-on RDSONAUXP del transistore ausiliario 64 e della resistenza di sense RSPcirca eguale alla resistenza di sense RSPnella relazione sopra riportata che esprime la tensione di sense VSP.
According to the mutual sizing between the switch-on resistance RDSONAUXPof the auxiliary transistor 64 and the sense resistance RSP, it may possible to choose two different operating modes, taking into account that for the circuit of Figure 9 we have: R DSONLP < < R DSONAUXP + R SP V SP = − I OUTP • I REF • R DSREF / R DSONLP • R SP • / R DSONLP + R DSONAUXP + R SP ≈ − I OUTP • R DSONLP • R SP / R DSONAUXP + R SP In a first, sensing, mode the sense resistance RSPis sized so that it has a value much higher than the switch-on resistance RDSONAUXPof the auxiliary transistor 64, in particular such as to render the sum of the switch-on resistance RDSONAUXPof the auxiliary transistor 64 and of the sense resistance RSPapproximately equal to the sense resistance RSPin the relation appearing above that expresses the sense voltage VSP.
In guesto modo la prima tensione di sense VSpè circa eguale a -IOUTP*RDSONLP e si opera il sensing della tensione drainsource VDSLPdel transistore low side 13b.
In this way, the first sense voltage VSPis approximately equal to - IOUTP· RDSONLP, and sensing of the drain-to-source voltage VDSLPof the low-side transistor 13b is carried out.
In una seconda modalità di partizione si dimensiona la resistenza di sense RSPin modo che abbia valore molto minore della resistenza di switch-on RDSONAUXP/in particolare tale da rendere la somma della resistenza di switch-on RDSONAUXP del transistore ausiliario 64 e della resistenza di sense RSPcirca eguale alla resistenza di switch-on RDSONAUXP nella relazione sopra riportata che esprime la tensione di sense VSP.
In a second, partitioning, mode, the sense resistance RSPis sized so that it has a value much lower than the switch-on resistance RDSONAUXP, in particular such as to render the sum of the switch-on resistance RDSONAUXPof the auxiliary transistor 64 and of the sense resistance RSPapproximately equal to the switch-on resistance RDSONAUXPin the relation appearing above that expresses the sense voltage VSP.
Quindi si ha che la prima tensione di tense VSPè circa eguale a IOUTP* (RDSONLP/ (RDSONAUXP)*RSP), operando guindi il sensing di una partizione di valore noto della prima corrente di uscita IQUTP-Naturalmente, si applicano analoghi ragionamenti in modo duale per il transistore low side 23b del secondo semimponte 22.
Hence, the first sense voltage VSPis approximately equal to - IOUTP· (RDSONLP/ (RDSONAUXP) · RSP), and thus the sensing operation is carried out on a partitioning of known value of the first output current IOUTP.
Più in dettaglio, con riferimento allo schema di figura 11, nella prima modalità di sensing viene misurata la tensione drain-source VDSLP del transistore low side 13b.
In greater detail, with reference to the diagram of Figure 11, in the first, sensing, mode the drain-to-source voltage VDSLPof the low-side transistor 13b is measured.
Per ottenere 1'informazione di corrente, come descritto con riferimento a Figura 4, è necessario confrontare la tensione drain-source VDSLP del transistore low side 13b misurata con la tensione di riferimento VDSREF costituito da una corrente nota, la corrente di riferimento IREF che scorre sul transistore MOS di riferimento 13c accoppiato con il transistore low side 13b, secondo la relazione: -OUT' (IREF* (RDSREF/RDSONLP))*(Vsp/VDSREF) dove (IREF* (RDSREF/RDSONLP)) è un termine i cui valori sono noti per progetto e (VSP/VDSREF) è un termine i cui valori sono misurati.
To obtain the information of current, as described with reference to Figure 4, it is necessary to compare the measured drain-to-source voltage VDSLPof the low-side transistor 13b with the reference voltage VDSREFresulting from a known current, the reference current IREF, that flows in the reference MOS transistor 13c coupled to the low-side transistor 13b according to the relation: I OUT ≈ − I REF • R DSREF / R DSONLP • V SP / V DSREFwhere (IREF· (RDSREF/RDSONLP)) is a term the values of which are known design values and (VSP/VDSREF) is a term the values of which are measured.
Più specificamente del termine (VSP/VDSREF) viene misurato solo il valore del rapporto, ad esempio utilizzando un convertitore ADC in cui il fondo-scala è regolato dalla tensione drain source di riferimento VDSREF Vdsref, e la tensione da convertire è la tensione di sense VSP, in modo che l'uscita del convertitore dipenda in realtà solo dal rapporto tra i due valori.
More specifically, of the term (VSP/VDSREF) only the value of the ratio is measured, for example using an ADC, where the full-scale is regulated by the reference drain-to-source voltage VDSREF, and the voltage to be converted is the sense voltage VSP, so that the output of the converter depends in actual fact only upon the ratio between the two values.
Tale prima modalità di sensing presenta i seguenti vantaggi: non sono presenti reguisiti di matching termico tra il transistore low side 13b (o 23b) e il transistore ausiliario 64; il layout risulta semplificato; il segnale da amplificare è il massimo disponibile, in guanto la tensione drainsource VDSLPdel transistore low side non è partizionata; 1'elettronica di lettura è semplificata Poiché la non linearità della tensione drain-source VDSLP del transistore low side in funzione della corrente causa una non linearità nella lettura, la prima modalità di sensing è preferibile nei casi di tensioni drain-source relativamente basse, in cui 1'effetto della non linearità è trascurabile.
The aforesaid first, sensing, mode presents the following advantages:no thermal matching between the low-side transistor 13b (or 23b) and the auxiliary transistor 64 is required;the layout is simplified;the signal to be amplified is the maximum one available in so far as the drain-to-source voltage VDSLPof the low-side transistor is not partitioned; andthe reading electronics is simplified.
Con riferimento allo schema di figura 12, nella seconda modalità di partizione viene misurata una partizione della corrente che scorre nel transistore lowside 13b.
With reference to the diagram of Figure 12, in the second, partitioning, mode a partitioning of the current that flows in the low-side transistor 13b is measured.
Per ottenere 1'informazione di corrente, è necessario confrontare la tensione di sense VSPcon un riferimento costituito dalla corrente nota IREFche scorre su una resistenza di riferimento 17 di valore RREFaccoppiata con quella di sense RSP, ossia connessa fra il generatore 16 di corrente di riferimento IREFe la massa GNDP, sulla quale si ha una caduta di tensione di riferimento VREF, secondo la relazione : IOUT¾_(IREF* (RREF/RSP)* (RDSONAUXP/RDSONLP))* (VSP/VREF) dove (IREF* (RREF/RSP)* (RDSONAUXP/RDSONLP)) è un termine i cui valori sono noti per progetto e (VSP/VREF) è un termine i cui valori, o il valore del loro rapporto, sono misurati.
To obtain the information of current, it is necessary to compare the sense voltage VSPwith a reference constituted by the known current IREFthat flows in a reference resistance 17 of value RREFcoupled to the sense resistance RSP, i.e., connected between the generator 16 of reference current IREFand ground GNDP, on which there is a reference voltage drop VREF, according to the relation: I OUT ≈ − I REF I REF / R SP • R DSONAUXP / R DSONLP • V SP / V DSREF,where (IREF· (RREF/RSP) · (RDSONAUXP/RDSONLP)) is a term the values of which are known design values, and (VSP/VREF) is a term the values of which, or the value of their ratio, are/is measured.
Si noti che per ottenere una misura di I0UTindipendente da temperatura e processo, questa deve dipendere da rapporti di resistenze dello stesso tipo, in modo che le variazioni di processo o di temperatura possano essere eliminate risultando in soli rapporti di aree.
It should be noted that to obtain a measurement of IOUTindependent of temperature and process, the measurement must depend upon ratios of resistances of the same type, so that the process or temperature variations cancel out, the measurements amounting only to ratios of areas.
Quindi RREF/RSPè un rapporto relativo a due resistor!, RDSONAUXP/RDSONLP è un rapporto relativo a due MOSFET in regione ohmica (la resistenza di sense RSpdeve essere molto minore della resistenza di switch on RDSONLP del transistore low-side 13b in modo che il MOSFET di potenza 13b e il MOS ausiliario 62 lavorino il più possibile nella stessa condizione, cioè stessa tensione gate-source VGs e stessa tensione drainsource VDs)-Tale seconda modalità di partizione presenta rispetto alla prima modalità il vantaggio che viene limitato 1'effetto della non linearità della tensione drain-source del transistore low side e dunque la misura può essere molto lineare Viceversa è richiesto un accurato matching termico ed elettrico tra il transistore low side, ad esempio 13b, e il transistore ausiliario 64, in modo da garantire una partizione ben controllata.
Hence, RREF/RSPis a ratio between values of two resistors, RDSONAUXP/RDSONLPis a ratio between values of two MOSFETs in the ohmic region (the sense resistance RSPmust be much lower than the switch-on resistance RDSONLPof the low-side transistor 13b so that the power MOSFET 13b and the auxiliary MOS transistor 62 work as far as possible in the same condition, i.e., the same gate-to-source voltage VGSand the same drain-to-source voltage VD).
Per questo motivovo, il layout dei transistori di potenza è più complesso.
For this reason, the layout of the power transistors is more complex.
E' anche richiesto un buon matching termico ed elettrico tra i resistori di sense RSpe RREF- La resistenza di sense RSppuò essere di valore molto piccolo per essere trascurabile rispetto alla resistenza dello switch ausiliario, risultando possibilmente in un layout della resistenza di sense complesso, mentre il segnale da amplificare può essere molto piccolo, rendendo più critica 1'elettronica di lettura.
The sense resistance RSPmay be of a very small value so as to be negligible as compared to the resistance of the auxiliary switch, this possibly resulting in a complex layout of the sense resistance, whilst the signal to be amplified may be very small, thus rendering the reading electronics more critical.
La seconda modalità di partizione è perciò preferibile nei casi in cui 1'effetto della non linearità della tensione drain source non è accettabile.
The second, partitioning, mode is hence preferable in the cases where the effect of the non-linearity of the drain-to-source voltage is not acceptable.
Viceversa, la prima modalità di sensing presenta comungue vantaggi in termini di complessità del layout e semplicità del circuito di lettura.
Instead, the first, sensing, mode in any case presents advantages in terms of complexity of the layout and simplicity of the reading circuit.
Dungue, dalla descrizione risultano chiari i vantaggi della soluzione descritta.
Hence, the advantages of the solution described emerge clearly from the foregoing description.