若要解決此錯誤，任一：
移除連接。 使用 PLL 輸出頻率來計時 DDIO 輸出收銀機階段，該階段的data_h埠系結為 '1'，而它的data_l埠系結為 '0'。這會導致頻率訊號在 DDIO 輸出階段傳播，但會移除直接連接針腳。
這個問題預定在 Quartus II 軟體日後發佈時解決。