Để xử lý lỗi này:
Tháo kết nối. Sử dụng đồng hồ đầu ra PLL để clock giai đoạn đăng ký đầu ra DDIO có cổng data_h của nó được liên kết với '1' và cổng data_l của nó được liên kết với '0'. Điều này dẫn đến việc truyền tín hiệu đồng hồ qua giai đoạn đầu ra DDIO nhưng loại bỏ kết nối trực tiếp đến chân.
Vấn đề này được lên lịch sẽ được khắc phục trong bản phát hành phần mềm Quartus II trong tương lai.