このエラーは予想通りです。ネイティブ PHY では 、tx_bonding_clock 入力ポートをトランシーバー PLL 出力クロックに接続する必要があります。Generate Testbench は IP クラインに対してスマーキー・ラッパーを作成するだけで、最終的なデザインの後半でポートを接続する必要があるとエラーがユーザーに通知します。
この問題を回避するには:
1. [世代] ダイアログボックスを閉じます。 2. Quartus で、「ファイル」>「Open」> _tb > _tb.qsys に移動します。 未接続のtx_bonding_clocksでエラーメッセージが表示されます。 3. tx_bonding_clocksポートをエクスポートしてエラーを解決します。 4. [Generate(生成)] > [HDL..] に移動します。>シミュレーション>目的の「シミュレーション・モデルの作成」を選択>生成 5. 完了です。シミュレーション・モデルは、テストベンチ・システムの生成と同じです。
この問題は、インテル Quartus Prime 開発ソフトウェアの今後のリリースでは修正される予定はありません。