Il existe 2 méthodes qui peuvent être utilisées pour modifier l’exemple de projet de conception : Méthode 1 : placement ALERT# dans le groupe DQS 0 1) À l’aide de la Arria kit de développement FPGA 10 GX avec prédéfini DDR4 HiLo, dans l’onglet Mémoire IP DDR4, changez le groupe DQS du paramètre ALERT# pour être le groupe DQS 0 et définissez la largeur DQ à la valeur requise.
2) Dans l’onglet Exemples d’exemples de DDR4, définissez le paramètre de la carte de développement cible Select du kit de développement Arria 10 FPGA avec DDR4 HiLo. 3) Générer l’exemple de projet de conception. 4) Modifiez l’emplacement de ces broches dans le fichier qsf ou dans le Quartus l’éditeur de affectations Prime après avoir ouvert le projet de conception de l’exemple DDR4 : - Changez l’emplacement des broches du groupe DQS 8 pour être DQS group 0. Placez les signaux du groupe DQS 0 à ces emplacements de broches : emif_0_mem_mem_dqs[0] D33 emif_0_mem_mem_dqs_n[0] C34 emif_0_mem_mem_dbi_n[0] A32 emif_0_mem_mem_dq[7:0] A33,B32,D32,C33,B33,D34,C35,E34 (la commande n’est pas importante) - Désactivez ou supprimez les affectations d’emplacement des broches du groupe DQS qui ne sont pas nécessaires. 5) Dans le fichier du projet de haut niveau (ed_synth_top.sv) modifiez la largeur de bus de relevé filaire des signaux emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs et emif_0_mem_mem_dqs_n. Par exemple, pour un projet d’interface 32 bits large, ils sont configurés sur : fil d’inout [3:0] emif_0_mem_mem_dbi_n, fil d’inout [31:0] emif_0_mem_mem_dq, fil d’inout [3:0] emif_0_mem_mem_dqs, fil d’inout [3:0] emif_0_mem_mem_dqs_n, 6) Compilez le projet. Méthode 2 : placement ALERT# dans la banque d’E/S de l’adresse/commande 1) À l’aide de l’Arria kit de développement FPGA 10 GX avec prédéfini DDR4 HiLo, dans l’onglet Mémoire IP DDR4, définissez la largeur DQ à la valeur requise et modifiez les paramètres de placement des broches ALERT# pour être : Placement des broches ALERT# = Voie des E/S avec broches d’adresse/de commande Adresse/voie d’E/S de commande alert# = 3 Index de broche du numéro ALERT = 0 2) Dans l’onglet Exemples d’exemples de DDR4, définissez le paramètre de la carte de développement cible Select du kit de développement Arria 10 FPGA avec DDR4 HiLo. 3) Générer l’exemple de projet de conception. 4) Désactivez ou supprimez les affectations de localisation des broches du groupe DQS qui ne sont pas nécessaires, que ce soit dans le fichier qsf ou dans l’éditeur des affectations de Quartus Prime après avoir ouvert le projet de conception de l’exemple DDR4. 5) Dans le fichier du projet de haut niveau (ed_synth_top.sv) modifiez la largeur du bus d’instructions filaires des signaux emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs et emif_0_mem_mem_dqs_n. Par exemple, pour un projet d’interface 16 bits large, ils sont réglés sur : fil d’inout [1:0] emif_0_mem_mem_dbi_n, fil d’inout [15:0] emif_0_mem_mem_dq, fil d’inout [1:0] emif_0_mem_mem_dqs, fil d’inout [1:0] emif_0_mem_mem_dqs_n, 6) Compilez le projet.