Es gibt 2 Methoden, die verwendet werden können, um das Beispiel-Designprojekt zu ändern: Methode 1: Platzierung von ALERT#-Nummer in DQS-Gruppe 0 1) Ändern Sie mit dem Arria 10 GX FPGA Development Kit mit DDR4 HiLo-Voreinstellung in der Registerkarte DDR4 IP Memory die DQS-Gruppe des ALERT# Parameters in DQS-Gruppe 0 und setzen Sie die DQ-Breite auf den benötigten Wert.
2) Setzen Sie im Register "DDR4 IP-Beispieldesigns " den Parameter "Target Development Kit Select Board" als Arria 10 FPGA Development Kit mit DDR4 HiLo. 3) Generieren Sie das Beispiel-Designprojekt. 4) Ändern Sie diese Pin-Positionen entweder in der qsf-Datei oder im Quartus Prime assignments Editor, nachdem Sie das DDR4-Beispieldesignprojekt geöffnet haben: - Ändern Sie die Pin-Positionen der DQS-Gruppe 8 in DQS-Gruppe 0. Platzieren Sie die Signale der DQS-Gruppe 0 an diesen Pin-Stellen: emif_0_mem_mem_dqs[0] D33 emif_0_mem_mem_dqs_n[0] C34 emif_0_mem_mem_dbi_n[0] A32 emif_0_mem_mem_dq[7:0] A33,B32,D32,C33,B33,D34,C35,E34 (Reihenfolge ist nicht wichtig) – Deaktivieren oder löschen Sie die nicht erforderlichen Pin-Standortzuweisungen für die DQS-Gruppe. 5) Ändern Sie in der Projektdatei der obersten Ebene (ed_synth_top.sv) die Breite des Inout-Wire-Anweisungsbus der Signale emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs und emif_0_mem_mem_dqs_n. Für ein 32-Bit-breites Schnittstellenprojekt sind diese beispielsweise auf : Inout-Kabel [3:0] emif_0_mem_mem_dbi_n, Inout-Kabel [31:0] emif_0_mem_mem_dq, Inout-Kabel [3:0] emif_0_mem_mem_dqs, Inout-Kabel [3:0] emif_0_mem_mem_dqs_n, 6) Kompilieren Sie das Projekt. Methode 2: ALERT#-Platzierung in der Adress-/Befehls-I/O-Bank 1) Setzen Sie mit dem Arria 10 GX FPGA Development Kit mit DDR4 HiLo-Voreinstellung in der Registerkarte "DDR4 IP-Speicher " die DQ-Breite auf den erforderlichen Wert und ändern Sie die ALERT# Pin-Platzierungseinstellungen so: ALERT# Pin-Platzierung = I/O-Lane mit Adress-/Befehlsstiften Adresse/Befehls-I/O-Lane von ALERT# = 3 Pin-Index von ALERT# = 0 2) Setzen Sie im Register "DDR4 IP-Beispieldesigns " den Parameter "Target Development Kit Select Board" als Arria 10 FPGA Development Kit mit DDR4 HiLo. 3) Generieren Sie das Beispiel-Designprojekt. 4) Deaktivieren oder löschen Sie die Pin-Standortzuweisungen der DQS-Gruppe, die weder in der qsf-Datei noch im Quartus Prime Assignments Editor nach dem Öffnen des DDR4-Beispiel-Designprojekts erforderlich sind. 5) Ändern Sie in der Projektdatei der obersten Ebene (ed_synth_top.sv) die Breite des Inout-Wire-Statement-Bus der Signale emif_0_mem_mem_dbi_n, emif_0_mem_mem_dq, emif_0_mem_mem_dqs und emif_0_mem_mem_dqs_n. Für ein 16 Bit breites Schnittstellenprojekt sind diese beispielsweise auf : Inout-Kabel [1:0] emif_0_mem_mem_dbi_n, Inout-Kabel [15:0] emif_0_mem_mem_dq, Inout-Kabel [1:0] emif_0_mem_mem_dqs, Inout-Kabel [1:0] emif_0_mem_mem_dqs_n, 6) Kompilieren Sie das Projekt.