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Titolo: ot - info hardware

ciao,scusate l'ot ,ma mi servirebbero un paio di botta e risposta senza le 
loquele di google.
1-Centrino e Penitum M sono la stessa cosa?mis embra che entambi siano serie 
700
2- quelè la differenza in soldoni tra dual core e hyper threading
grazie
e scusate ancora 

 serie 700
Centrino dovrebbe essere il "soprannome" del Pentium M. 

 2- quelè la differenza in soldoni tra dual core e hyper threading
se parli di intel non credo vi siano differenze, la tecnologia HT è 
composta da due core che eseguono thread, intesi come processi, in 
parallelo, ma sono solo core non processori completi.
Penso che ti riferissi a quello ma forse mi sbaglio

 Penso che ti riferissi a quello ma forse mi sbaglio
Anche qua... 
HT e` una tecnologia vecchia di 10 anni, chiamata SMT o tecnologia
Jackson dal nome dell'inventore.
E` utile soltanto nei processori con pipeline di calcolo molto lunghe (>
20 stadi) in quanto sfrutta l'incapacita` del branch predictor di
indovinare tutti branch insieme all'incapacita` del processore
(nonostante tutta la potenzialita` dell'OOE) di conoscere il futuro.
Cosi` quando la pipeline (che e` lunga come la morte dal prescott in
poi: 31 stadi) va in stallo per aspettare il risultato di un'operazione
che e` dipendenza di un'altra in coda, l'execution unit va a pescare
dalla coda delle operazioni opportunamente marcate (a seconda del thread
o processo da cui arrivano) e le butta nella pipeline immediatamente in
modo da evitare bolle all'interno della pipeline (bolle che non servono
a nessuno anzi... rompono le palle).
A seconda di quanti diversi marker e` in grado di tracciare il
processore (detto molto superficiale per chi non conosce il tecnichese,
ma sono sicuro che per te sara` banale) si dice che l'HT e` a 2, 4, 8
ecc ecc vie.
Ovviamente il 'marker' e` esposto al sistema operativo attraverso una
finta CPU aggiuntiva che essendo virtuale e` detta logica.
Purtroppo non e` una CPU reale e le sue capacita` di calcolo sono
limitate (specialmente nei P4 con quello sputo di L1 e quello sputacchio
di unita` che non mi ricordo come si chiama, che puo` contenere 15000
microops pari a 8Kb circa (ed e` parte della L1), probabile che sia il
decoder, ma ricordo aveva un nome particolare) dalla dimensione della
cache che e` ovviamente separata per ognuno dei due core, sebbene uno
sia finto. Questo solleva il problema dello scheduling dell'OS, ma non
e` questo il momento di parlarne.
I processori dual core invece sono due core veri messi uno in fianco
all'altro (per Intel), oppure due processori sullo stesso crossbar e
messi a specchio (per AMD che ha il controller di memoria integrato
connesso al crossbar, ovviamente avevano gia` progettato tutto quando
hanno pensato al K8, o Opteron/SledgeHammer, e questo spiega perche` gli
Opteron danno la merda a qualsiasi Intel quando si arriva al Dual Core)
Ma ovviamente immagino che la mia spiegazione sia inutile a un tale
pozzo di cultura come te.
Tutto cio` comunque non ti fa una grande pubblicita`, perche`
documentarsi costa poco e se non eri sicuro di cio` che dicevi avresti
potuto andare a cercare prima di rispondere. Evidentemente con la laurea
non ti hanno insegnato anche l'umilta`.
-- 
Valentino Volonghi aka Dialtone
Now Running MacOSX 10.4
Blog: 
http://vvolonghi.blogspot.com
http://weever.berlios.de

Penso che ti riferissi a quello ma forse mi sbaglio
Ti sbagli, perchè l'ht di intel non ha 2 core, è un singolo processore visto 
dal s.o. come multicore e teoricamente più efficiente nel multithreading..
Non parliamo delle cose che abbiamo studiato in nessun esame, si rischiano 
figure tristi :|
Era anche un OT, mica un esame obbligatorio...
Anche se la differenza tra un thread e un processo mi pare la chiedano 
all'esame di sistemi operativi, magari hai preso 23 o:)
Buno 

 2- quelè la differenza in soldoni tra dual core e hyper threading
Dual core si riferisce al mettere due processori con le rispettive cache 
sullo stesso chip (spesso condividendo un'unica L2, ma non è una legge 
universale), mentre la tecnologia hyper threading è più furba (nel 
risparmio di transistor, generalizzando all'estremo, e poi nulla vieta 
di fare dual o quad core con hyperthreading), nel senso che si vanno a 
duplicare soltanto quelle sezioni del processore che possono contenere 
informazioni di stato, per cui si creano 2 processori logici, che il 
sistema operativo utilizza per velocizzare l'esecuzione dei thread (ed i 
passaggi tra l'uno e l'altro).
-- 
ale
http://www.sen.it
et corruptissima re pubblica plurimae leges 

 passaggi tra l'uno e l'altro).
In realta` no :).
Si usa quello che c'e` che tanto, con quella pipeline da 31 stadi, passa
un sacco di tempo a non fare nulla. I problemi sorgono quando la cache
non riesce a dare da mangiare ai 2 bestioni che macinano (con due ALU al
doppio della frequenza del processore), oppure quando vengono schedulati
task pesanti sul processore logico invece che su quello fisico. (non
esistono due processori logici ma solo uno, l'altro e` fisico e ha la
priorita` su quello logico all'interno del processore, ecco perche`
serve uno scheduler che sappia cio` che fa).
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 DualCore chiamata Yonah.
Per la precisione, in principio era Banias, poi venne Dothan, fra poco 
busserà Yonah, in futuro arriverà Merom (ma su futuro prossimo e remoto, 
alla Intel non sempre sono così prevedibili :-) ).
BTW mi è piaciuta molto la descrizione dell'HT ;-)
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 processore, ecco perchè serve uno scheduler che sappia cio` che fa).
La precisazione mi è piaciuta almeno quanto la spiegazione nel post 
precedente ;-)
P.S.: mai sentito parlare di Raza Microelectronics? Stanno sviluppando 
un MIPS64 octal core con SMT a 4 vie :-))
http://www.razamicroelectronics.com/products/xlr.html
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http://www.razamicroelectronics.com/products/xlr.html
Mai sentito :), anche Alpha aveva un progettone con un numero di vie
spropositato... Poi e` fallita :/. Sti giochetti coi processori
costicchiano ;)
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 costicchiano ;)
La piattaforma Alpha aveva una particolarità non da poco: dato che i 
progettisti avevano spesso esperienza su (progetto e sviluppo di) VAX, e 
dato che per questo progettavano i circuiti a manina (data la 
complessità dell'architettura, c'era poco da automatizzare), 
continuarono a fare così anche per Alpha. Ovvio che, se tu prendi un 
esercito di progettisti capaci di effettuare progettazione (e sintesi) 
circuitale manuale, allenati sul non plus ultra del CISC, e li metti a 
sviluppare un RISC, indipendentemente dall'eleganza architetturale di 
questo, il risultato dell'implementazione non potrà essere meno che 
ottimo, e così fu.
Al giorno d'oggi, per via delle condizioni storiche, non esiste 
probabilmente sul pianeta un gruppo di lavoro con quel livello di know 
how e skill nella progettazione circuitale manuale, ed è anche per 
questo che ancora oggi quelli che ci hanno lavorato vengono 
letteralmente inseguiti dai grandi nomi del mercato: Dileep Bhandarkar è 
un executive alla Intel, Scott Breach ha appena lasciato Intel (credo 
per AMD), e via così sù e giù per 
http://www-2.cs.cmu.edu/~mihaib/whoswho
 (non è una cosa comunque 
limitata all'hardware, Dave Cutler, il direttore dello sviluppo di 
Windows NT, era stato uno dei padri di VMS).
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 Windows NT, era stato uno dei padri di VMS).
Il progetto K7, e il fratello K8 sono stati sviluppati da un gruppo
piuttosto folto di 40 ingegneri DEC. Infatti agli inizi si pensava che
il K7 sarebbe stato messo a lavorare anche sulle schede madri degli
Alpha visto che condividevano il bus EV6.
Bei ricordi del passato :)
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 e il fratello K8
Gruppo gestito da Jim Keller, ex DEC, attualmente in Broadcom (via 
SiByte, per cui ha progettato un MIPS64 fino a quad core)
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