Newsgroup: it.comp.hardware.cpu
Titolo: Ok, ecco qualcosa in più sul Cayenne... Lunghetto,  e in diverse lingue.

Volevate maggiori informazioni sul nuovo processore della Cyrix, e volevate
anche sapere le fonti di queste notizie? Eccovi serviti, notate che uno
degli stralci è il comunicato stampa ufficale della Cyrix, quindi il rischio
di fuga di notizie deformate è a zero.
1- Fonte: TOM'S HARDWARE
Cyrix Announcements
Surprise surprise, there'll be a 100 MHz bus speed support of the 6x86MX CPU
as well pretty soon, but that together with faster clock speeds will be all
that happens with 6x86MX CPUs until mid 1998.
The next version of the 6x86MX CPU has got the codename 'Cayenne'. It is
supposed to ship in the second half of 1998 and besides some house keeping
issues as virtual mode enhancements and frequency optimizations it will have
the following enhancements:
pipelined, dual issue FPU
enhanced MMX technology
.25 micron process technology
The FPU enhancements are certainly one of the most important things for the
future of Cyrix CPUs and it remains to be seen how powerful this FPU will
be. However, the data Cyrix showed looks like a doubling or maybe even
tripling of the current 6x86MX FPU performance.
Behind the 'enhanced MMX technology' stands something like what AMD calls
'3D enhancements'. It is the proprietary instruction set extension of Cyrix,
called 'MMXFP'. It's also supposed to SIMD single precision FPU executions
and shall reach more than 1 GFLOP of peak performance.
The 'Cayenne' is supposed to run at PR300 to PR400 and will have a 65 mm2
die size in .25 micron/5 metal layer technology.
2- Fonte: ACTUAL FRANCE
Cyrix lève le voile sur sa nouvelle architecture de microprocesseur "Cayenne
"
Des améliorations technologiques en virgule flottante et en MMX
pour fournir des performances de pointe
dans les traitements multimédia et 3D
Richardson, Texas, le 14 octobre 1997
A l'occasion du Microprocessor Forum'97 qui vient de se tenir à San Jose,
Californie, Cyrix Corporation (NASDAQ :CYRX) a levé le voile sur
l'architecture de son prochain microprocesseur, désigné sous le nom de code
de Cayenne. Cette architecture disposera d'une unité de calcul Virgule
Flottante entièrement organisée en pipeline à deux entrées et de 15
nouvelles instructions MMX qui lui permettront de fournir des performances
graphiques audio de très haut niveau en 3D graphique, DVD et 3D audio.
" Les futures applications nécessiteront un moteur informatique doté de
performances optimisées sur tous les plans : calculs sur les entiers,
calculs en virgule flottante, MMX, " a commenté Robert Maher, Vice President
of Engineering de Cyrix. " Cayenne permettra de construire en grandes séries
des PC de bureau dotés de performances de pointe en 3D et en multimédia. "
Coup d'accélérateur sur les performances Virgule Flottante et MMX
Le nouveau coeur de ce microprocesseur est capable d'exécuter quatre
opérations en virgule flottante par cycle, grâce à ses deux unités MMX,
permettant d'atteindre, pour la première fois sur un PC bureautique, plus de
1 GigaFlop en performance de pointe. En outre, les instructions de racine
carrée inverse et d'inversion de virgule flottante s'exécuteront cinq fois
plus vite sur Cayenne que sur le processeur Pentium® II. Ces instructions
sont intensivement utilisées dans les calculs d'éclairage des images en
trois dimensions.
L'architecture Cayenne pourra construire plus de 10 millions de triangles en
maille par seconde pour un moteur de restitution externe en 3D - soit une
performance cinq fois supérieure à celle d'un processeur Pentium II. Enfin,
Cayenne permettra de traiter en un seul cycle d'horloge les instructions
virgule flottante x86 standards.
Le coeur Cayenne en quelques mots
Le coeur Cayenne disposera d'une double unité virgule flottante et MMX,
d'une mémoire cache de niveau 1 (L1) de 64 Ko, et d'une unité améliorée de
sixième génération pour les calculs sur les nombres entiers. Les processeurs
construits autour de ce noyau seront initialement fabriqués sur une
technologie en 0,25 micron et 5 couches de métal, incluant le procédé C4
d'assemblage de puce inversé. La dimension de ce coeur devrait être
d'environ 65 mm2. Les processeurs à base de noyau Cayenne entreront en
production au cours du second semestre de 1998 dans des versions allant de
PR300 à PR400.
3- Fonte: DANIEL'S CPU
"Cayenne"
"Cayenne" è il nome in codice della prossima versione del 6x86MX, di cui
manterrà invariata la capacità di esecuzione delle istruzioni intere, (e la
cache L1), perché già al top rispetto a tutti i concorrenti; quindi le
direttive dei progettisti delle Cyrix sono quelli di eliminare i punti
deboli dell'odierno 6x86MX e aggiungere nuove caratteristiche per
distruggere in tutti i settori, il PentiumMMX di Intel. Infatti, il più
evidente handicap per i 6x86 rispetto alle controparti Intel è la mancanza
di una FPU con pipeline con supporto dell'esecuzione multipla d'istruzioni
in virgola mobile.
Quindi come già si può intendere questo è stato uno degli obiettivi primari,
infatti, il Cayenne ha una FPU full pipeline (finalmente anche Quake andrà
come sulle cpu Intel... e anche meglio) capace anche di eseguire perfino due
istruzioni FP alla volta. In più, è capace di eseguire in un singolo ciclo
di clock le istruzioni in virgola mobile standard.
Tutto ciò dovrebbe portare a prestazioni da due a tre volte maggiori del
6x86MX.
Un'altra cura ricostituente sarà data alle istruzioni MMX, poiché alle già
presenti e note istruzioni MMX il Cayenne aggiungerà 15 nuove istruzioni "in
virgola mobile" (chiamate MMXFP), molto più adatte di quelle studiate da
Intel per l'elaborazione della grafica3D, del DVD e dell'audio 3D. Secondo
me, visto il vantaggio temporale, è stata persa l'occasione di un colpo
magistrale, perché se AMD, Cyrix e IDT si mettevano d'accordo su un set
d'istruzioni mmx aggiuntivo COMUNE, avrebbero dato una "mazzata" commerciale
e tecnica che avrebbe costretto Intel, per la prima volta ad inseguire i
propri avversari.
Ed ecco che il 05-02-98 ho ricevuto un'interessante notizia dal responsabile
della linea K6 3D di AMD, e sembra che i produttori di cpu abbiano ascoltato
le mie parole, infatti, AMD, Cyrix (National Semiconductor) e IDT stanno
discutendo per riunire le tecnologie MMX di seconda generazione (FPMMX,
AMD-3D instruction e ecc.) in un unico standard comune!
Le discussioni sembrano essere a buon punto, anzi, da indiscrezioni, vi
posso anticipare che nel secondo trimestre '98 si avrà l'annuncio ufficiale
del accordo.
Il Cayenne è capace di eseguire quattro di queste istruzioni in virgola
mobile per ciclo grazie a due unità d'esecuzione full pipeline MMX. Ed è
capace di "sparare" picchi di oltre 1000MFLOP, che è, vi assicuro, valore di
assoluto rispetto.
In più, con alcune istruzioni (usate nel calcolo delle luci nelle scene 3D),
è addirittura cinque volte più veloce del PentiumII a parità di clock.
Le nuove istruzioni, rispetto alle MMX, useranno dei nuovi registi
indipendenti, e non mappati su quelli della FPU. Ciò consentirà inoltre di
eseguire in contemporanea sia istruzioni "MMXFP" e sia le classiche
floating-point (oppure MMX). La presenza di un nuovo set di registi
indipendendi per le nuove istruzioni "multimediali" renderà necessario una
piccola modifica al kernel dei sistemi operativi multitask. Il OS quando
passa da un task all'altro oltre ai valori dei classici registi
dell'architettura x86, dovrà "salvare" anche quelli dei nuovi registri.
Questo per evitare che un task vada a modificare dei valori nei registi che
un'altro task ancora ha "intenzione" di utilizzare.
Il risultato di quanto detto sopra, per esempio, consentirà al Cayenne di
macinare (calcolare) la bellezza di 10 milioni di triangoli al secondo, da
fornire ad un acceleratore 3D, che si occuperà del redering.
Il Cayenne avrà circa 8.5 milioni di transistor (dato non sicuro, è una mia
previsione), e sarà prodotto con tecnologia da 0.25micron a 5 strati
metallici e processo C4, e il die sarà di 65mm2 (in seguito potrà essere
usato il processo CMOS 7S da 0.20micron e 1.8volt). E' atteso per la seconda
metà del '98, con P-rating da 300 a 400.
4- Fonte: CYRIX CORPORATION
Cyrix Unveils Architecture for Next Processor Core
Floating Point and MMX Instruction Enhancements to Deliver Industry-Leading
3D and Multimedia Performance
Richardson, Texas - October 14, 1997 -
Cyrix Corporation (NASDAQ: CYRX) today revealed the internal architecture of
its next processor core, code named Cayenne, at Microprocessor Forum ‘97.
Cayenne will feature a fully pipelined, dual-issue floating point unit and
15 new multimedia floating point instructions to enable the
highest-performance 3D graphics, DVD and 3D audio.
"Future applications will require a no-compromise compute engine with
balanced integer, floating point and multimedia capability," said Robert
Maher, vice president of engineering, Cyrix. "The Cayenne core will deliver
industry-leading 3D and multimedia performance for mainstream desktop PCs."
Boost in Floating Point and MMX Instruction Performance
A key component of the Cayenne core is the ability to execute four floating
point operations per cycle using dual MMX instruction units. This will
deliver over 1 GFLOP peak performance, a first for desktop PCs. In addition,
the dual floating point reciprocal and reciprocal-square-root instructions
will execute five times faster on Cayenne than on the Pentium II processor.
These instructions are used extensively in lighting calculations for 3D
image processing.
The net result is that Cayenne will deliver in excess of 10 million meshed
triangles per second to an external 3D rendering engine - more than five
times faster than the Pentium II processor. Lastly, Cayenne will deliver
single-cycle throughput on standard x86 floating point instructions.
Cayenne Core Summary
The Cayenne core will feature a dual-issue floating point and MMX
instruction unit, 64KByte L1 cache, and an enhanced sixth-generation integer
unit. Processors based on the core will initially be manufactured using a
.25-micron, 5-layer metal process. This includes a C4 process for flip chip
assembly. As a result, the core die size is expected to be about 65mm2.
Processors based on this core are expected to be in production in 2H98 at
speed ratings ranging from PR300 to PR400.
Spero di essere stato sufficientemente esauriente, per quanto mi riguarda ho
già prenotato il primo che arriverà nella mia città, con relativa MB Apollo
VIA VP3 (100Mhz, AGP). Spero solo di non dover aspettare troppo, intanto
monto un PR266 al posto del mio attuale 6x86MX PR200.
Ciao a tutti
Pietro Clarici
aid...@cline.it

metÃ  del '98, con P-rating da 300 a 400.
Volevo aggiungere quella che secondo me e' la notizia piu' notevole
riguardo a Cyrix, legata principalmente ad IBM (fonti: EO News, IEEE
Spectrum): il nuovo processo 7S fara' uso di RAME invece che alluminio, e
questo fatto costituisce un grossissimo passo avanti nella possibilita' di
realizzare chips ad elevatissima integrazione e di elevata frequenza di
clock, infatti (per chi non lo sapesse) il rame ha una conducibilita'
elettrica migliore rispetto all'alluminio e questo significa minore
dissipazione termica del chip con collegamenti in rame rispetto
all'equivalente che usa alluminio (e quindi maggiore frequenza di clock
supportabile).
Inoltre la possibilita' di rendere piu' sottili i collegamenti in rame
rispetto a quanto oggi si puo' fare con l'alluminio riduce il cross-talk
(la diafonia), effetti parassiti che si generano internamente al chip.
Non ultimo, il rame da' meno problemi quando e' il momento di "posarlo"
(scusate la mia poca pardonanza di terminologia in questo campo ma penso
che cosi' si capisca), il che rende addirittura maggiore la sua
affidabilita' (rispetto all'alluminio) per chi deve poi produrre i chip,
cosa che penso permetta un relativo contenimento dei prezzi di vendita.
Il processo 7S "in rame" e' gia' in uso, se non erro nella produzione IBM
di ASIC.
Dovrebbe gia' essere applicato con tecnologia 0.18 micron, e IBM dichiara
che presto (non ricordo QUANTO presto) si approdera' agli 0.12 micron.
Poi c'e' anche Motorola che ha ottenuto (indipendentemente da IBM) i
processi in rame e che dichiara le stesse cifre in termini di lunghezza
dei gate, con circa le stesse scadenze.
Penso che questo permettera' alle CPU Cyrix un iniziale "boost" di
prestazioni che le fara' slittare, se non al primo posto, in ogni caso ai
livelli massimi. Poi penso che questa tecnologia verra' raggiunta da tutte
le altre aziende, e le cose si ridimensioneranno.
Tutto questo, spero, nel giro di 1 anno...
Inoltre mi sa che c'e' un'imprecisione: chi raggiungera' un P-rating di
livello 350 e' il 6x86MX a meta' anno, mentre il Cayenne, stando a quanto
scritto su EO News, dovrebbe uscire nel '99... ma forse Cyrix ha
accelerato i tempi, questo non lo so...
Infine, penso che tutti sappiate che Cyrix e National Semiconductors si
sono fuse assieme: in una intervista riportata su EO News, National
dichiara che ha intenzione di realizzare entro 18 mesi un chip per PC che
al suo interno incorpora CPU, acceleratori hardware (per elaborazioni
video e audio) paralleli, circuiteria analogica e "una significativa
quantita' di memoria". Questo perche' si e' notato che le applicazioni
piu' pesanti per la CPU sono spesso quelle multimediali e i giochi, che
richiedono principalmente elaborazioni numeriche di segnali piu' che
"calcolo".
Allora, invece di sfidare Intel a fare la CPU piu' potente, National
vuole fare un prodotto che sia espressamente ottimizzato per quegli usi,
che quindi include dei sottoblocchi ("che lavorano in parallelo") dedicati
all'elaborazione di segnali e ad altro.
Io mi sento parecchio d'accordo con questa politica, specie se considero
che National dichiara addirittura che un simile PC avra' un prezzo 
dell'ordine dei 500 dollari... io personalmente stimerei il doppio,
comunque loro parlano di "PC da 500 dollari"...
E siccome le altre aziende non staranno ferme ma adotteranno politiche 
altrettanto aggressive (qui penso soprattutto ad AMD), chi ci guadagnera'
alla fine sara' proprio l'utente finale.
OK, scusate la lunghezza del post, spero di avere detto cose utili per
qualcuno... ah, se volete rispondermi magari mandatemi una copia del post
anche via e-mail cosi' sono sicuro di leggerla...
Ciao!
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/  ### Marco Trevisan ###
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|  * IEEE Student member 
|  *  |   | 
|  *  |   |-> 
http://www.dei.unipd.it/~oberdan
 
|  *  |-----> 
http://www.ieee.org
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http://www.dei.unipd.it/~ieeesb
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|             Tel.   :   vedere elenco telefonico    
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gigi