Newsgroup: it.comp.hardware.cpu
Titolo: Ad agosto-settembre il Celeron-North ?

Goto:
http://digitimes.com/NewsShow/Article.asp?datePublish=2002/06/14&pages=09&seq=68
Sarà un campione in tutti i sensi: basso costo,
grande o.c.; venderà uno sproposito.
Ciao.
Alberto.


E finalmente magari chi a acquistato una MB magari basata sul chipset
845GL o simili non dovrà cambiarla un altra volta se vorrà metterlo su...
Ottimo direi.
Ciao.

 Ottimo direi.
Peccato che Amd non possa rispondere in alcun modo, la
vedo ESTREMAMENTE dura, lo dico con sincerità.
Va peggio di quanto pensassi. Chi lo compra un Xp se
può avere, a minor prezzo, un North-256 che sale a 2.6-2.7G
con il dissy di serie?.
Ciao.
Alberto.

 Alberto.
CIAO NTT81

 grande o.c.; venderą uno sproposito.
Beh, per l'overclock sono d'accordo ma
per allora magari un Athlon 2000+
costera` poco di piu`.
Intel comincia ad ingranare.
Alla fine dell'anno poi con il nuovo
chipset dual-channel DDR ciao-ciao
anche a RamBus.
Ciao

con il dissy di serie?.
Un north 256 in 2 parole è il willie con diverso processo produttivo,
quindi le prestazioni sono in linea a parità di MHz, solo che grazie
ai 0.13 sono facilmente overcloccabili.
Riguardo ai prezzi mi sa che saranno sempre superiori, oggi su bow il
celeron 1.7 Ghz(willie castrato) costa come un 1600+ e il 1.8 Ghz come
il 1800+.
Senza dubbio overcloccandoli si ottengono prestazioni di molto
superiori al concorrente ma io considero l'overclock un fattore poco
determinante nell'acquisto di una cpu, più che altro il vantaggio è
che finalmente anche intel adotta una sola piattaforma per i suoi
processori, sperando che non si limiti a farlo solo quest'anno :-)

 anche a RamBus.
Quindi nForce anke per P4 oppure lo fa intel ?


nono. di casa intel   e quel chipset  c ha pure un nome  accattivante :)))
tipo  granatina al mirtillo..

 con il dissy di serie?.
Evidentemente come overclock è un'ottima soluzione. Comunque non tutti
overclockano. Per la verità overclockano in pochi...
Saluti. Uno Xelloss che non overclocka nemmeno lui (tanto non mi serve).
--
//  Xelloss dal portatile || in real life: Wilmer Ricciotti  \\
|  
wirix...@libero.it
 (elimina il demone per rispondermi)  |
|    ICQ: 3233084        IRC: Xelloss@AzzurraNet, @ChatNow    |
| Hardware Information & Technology: 
http://hit.edengames.net
 |
\_______Like the Phoenix I rise from the ashes of life________/

 quindi le prestazioni sono in linea a parità di MHz
O forse sono inferiori: Intel, nei processori economici, ha la brutta
abitudine di dimezzare l'associatività della cache ed aumentarne la
latenza...
Saluti.



è un lavoro sporco.. ma qualcuno lo deve pur fare :))

con il dissy di serie?.
Ettesbagli... Trattasi di Celly-Willamette-.13 in quanto avrà 128K di
L2... VR-Zone per maggiori info... Come'è che Intel sta dimezzando
tutte le cache?
Ad ogni modo già ora un Athlon 1600+ costa meno di un Celly... Tra
qualche mese potrai prendere l'Athlon 2000+ a quei prezzi... alle alte
frequenze sai bene che con poca cache il rendimento cade estremamente
velocemente... Soprattutto in quell'architettura...
-- 
try: troll = "Brain"
except TypeError, data: 
   troll.plonk()
Co-Responsabile Hardware Information & Technology 
http://hit.edengames.net

Uno che si chiama Dialtone :-))
Sempre simpatico il mio amico che replica solo alla metà dei miei
post...


 velocemente... Soprattutto in quell'architettura...
Beh, se tengono così poca cache !
Eppure suona impossibile.
Ciao.
Alberto.

Eppure suona impossibile.
Non cosi' tanto... v. sopra. I progetti Intel cominciano a essere
davvero confusi... 


 davvero confusi...
Se la tengono a 256Kb, va ok, altrimenti...........
Ciao.
Alberto.

 Saluti. Uno Xelloss che non overclocka nemmeno lui (tanto non mi serve).
Ormai serve a pochi... la pratica dell'overclock ultimamente ha perso parte
del suo fascino
Sai, per lo smanettone-tipo la soddisfazione sta nell'overclock stesso
perchè il PC poi lo usa poco (e quel poco soprattutto per eseguire i benck)
Non è certo il mio caso ma proprio per questo dico che overcloccare da 300 a
450MHz era tutta un'altra cosa (il mio mendo + bx funziona ancora!!!) e la
differenza si vedeva eccome. Oggi, nell'era dei "giga", dà meno
soddisfazione... dove li sfrutti quei 200 MHz in più?
Red

 ha scritto nel
messaggio news:y6rO8.119016$g04....@tornado.fastwebnet.it...

Niente nForce, Nvidia non ha e non avrà la licenza Intel.
Saranno Intel (e poco dopo anche SiS e Ati).

 soddisfazione... dove li sfrutti quei 200 MHz in più?
Quali 200?
Con un Northwood minimo sali di 600, se ti va bene anche di un
GHz (non sono pochi i 1600 che arrivano a 2600 e anche oltre).

 Saranno Intel (e poco dopo anche SiS e Ati).
Veramente la prima dovrebbe essere VIA con il P4X600.
Non vedo l'ora di vedere il confronto con le RIMM
dual-channel contro dual-channel.
RamBus ha sempre sbandierato la superiorita` di queste
memorie, adesso vediamo ad armi pari... :-)

 grande o.c.; venderà uno sproposito.
C'è già,se è per questo...
http://www.aginformpc.com/cgi-bin/negozio/shop/st_prod.html?p_prodid=882
Peccato per la cache a 128K,proprio un bel pacco....
Adry


Scusa,questo è un willie....


A questo punto allora l'unico vantaggio effettivo di questa nuova release
sarà data da una buona facilità di overcloccaggio... comunque se non
alzano la cache Intel fa come quella barzelletta dove parla di uno
che va a sbattere per sbaglio con la testa su un cartello stradale dove
però c'è scritto continua, e lui allora va avanti sbattendola come niente
fosse. ;)
Ciao.

 Veramente la prima dovrebbe essere VIA con il P4X600.
Come sopra, Via non ha la licenza Intel per il P4.

 ha scritto nel messaggio
news:7tsO8.45758$5i1.1...@news2.tin.it...


ben detto se non ci fossimo noi...

Se la tengono a 256Kb, va ok, altrimenti...........
Se tengono 256 K si ritrovano a vendere sottocosto dei williemate a
0.13 con questi ultimi ancora in commercio e la confusione sarà
dell'utente che si ritrova altri 2 modelli diversi del P4 dei 3
attuali, che raddoppiano considerando le versioni Box.



Come hai giustamente corretto si tratta del willie con cache
dimezzata, giusto per sottolineare i costi: 94.16 euro contro i 99.00
del 1700+.

> Come sopra, Via non ha la licenza Intel per il P4.
Anche questo e` vero :-)

 Alberto.
E' una merda di processore, perchč ha soltanto 128KB di cache L2.

 latenza...
Scusate, qualcuno avrebbe voglia di spiegarmi cos'e' l'associativita'
della cache e come influisce sulle prestazioni?
Grazie.
-- 
Saluti
Cristian
Togliete NONTANTO per le risposte via email

può avere, a minor prezzo, un North-256 che sale a 2.6-2.7G
128kb di l2... vuoi mandarlo a 2.7ghz? stai scherzando, vero?
avra' le prestazioni di un north a 2ghz se gli va bene...
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
[WARNING!: togliete _nessuno_ per rispondere]
    Il segreto per essere considerato un creativo sta nel non fare
    mai riconoscere le proprie fonti [A. Einstein]

la cache per recuperare qualcosa?
poco probabile, la cache occupa un'area minuscola nell'immenso die p4,
le probabilita' che un eventuale problema sorga proprio in quel punto
sono scarsissime.
piu' probabile che abbiano fatto un puro shrink del willy (o
direttamente un processore con soli 128kb) per aumentare al massimo le
rese processori/wafer (intel puo' permettersi di avere linee
produttive multiple, al contrario di amd...)


 ha scritto nel messaggio news:iJIO8.47668$5i1.1...@news2.tin.it...

Speriamo di no............
Ciao.
Alberto.

 avra' le prestazioni di un north a 2ghz se gli va bene...
Posto che non possegga 256Kb di L2...............
Sembra strano che gestiscano due core, di solito
non fanno così, costa troppo.
Ciao.
Alberto.

non fanno così, costa troppo.
Non gestiscono due core... Perchè mai dovrebbero spendere i soldi per
rifare il design aggiungendo 128K di L2? Costa più questo che fare lo
shrink che ha costo quasi 0 (a parte i macchinari e poco altro)...


 Grazie.
Ragazzi io ripasso per l'esame di architettura degli elaboratori che 
ho martedì :-DDD
Spero di non scrivere vaccate nel semplificare i concetti (glisserò un
po' su quelli più complicati), nel caso ditemelo!
Uno dei più grossi colli di bottiglia presenti all'interno di un
calcolatore è la RAM, che lavora a frequenze nettamente inferiori a
quelle delle cpu (o, se consideriamo un processore pipelined, di un
singolo stadio della pipeline). I calcolatori utilizzano come memoria
centrale delle memorie di tipo DRAM, molto economiche ma allo stesso
tempo lente, altro tipo di memoria è la SRAM, più veloce ma anche più
ingombrante e costosa, in quanto un bit di SRAM richiede molti più
transistor di un bit di DRAM. Si è quindi cercato di ottimizzare questa
situazione ponendosi come obiettivo ultimo il raggiungimento di una
memoria grande, veloce ed economica.
Giocando su due fondamentali principi (principio di località temporale
= quando si accede ad un elemento di memoria c'è alta probabilità che
entro pochi cicli si acceda nuovamente allo stesso elemento; principio
di località spaziale = quando si fa riferimento ad un elemento di
memoria, c'è alta probabilità che entro breve si acceda ad elementi con
indirizzo simile) si è pensato di creare più gerarchie di memoria,
ponendo vicino alla cpu memorie piccole e veloci, e all'ultimo livello
la memoria cetrale di sistema. Poichè i livelli gerarchici più alti
(più vicini alla cpu) sono di dimensioni ridotte, è necessario molto
spesso trasferire dati tra i vari livelli gerarchici (sempre tra du
livelli adiacenti). I moderni processori x86 hanno usualmente due
livelli di cache.
La memoria cache viene vista come organizzata in blocchi o linee
(cache lines); la minima quantità di informazione che può essere
trasferita fra due livelli è appunto un blocco. Se il dato richiesto
dalla CPU fa parte di uno dei blocchi presenti nella cache di livello
superiore, si dice che la richiesta ha avuto successo (hit). Se invece
il dato non si trova nel livello superiore, si dice che la richiesta
fallisce (miss): per trovare il blocco che contiene i dati richiesti,
bisogna accedere al livello inferiore della gerarchia e trasferire il
blocco corrispondente al livello superiore.
Si indica come frequenza dei successi (hit rate) la frazione di
accessi alla memoria che hanno trovato il dato desiderato nel livello
superiore; spesso questo valore viene utilizzato come indice delle
prestazioni della memoria gerarchica. Dualmente, la frequenza dei
fallimenti (miss rate), pari a miss rate = (1.0 – hit rate) è la
frazione di accessi alla memoria che non hanno trovato il dato
desiderato nel livello superiore. Il tempo di successo (hit time) è il
tempo di accesso al livello superiore della gerarchia di memoria, e
comprende anche il tempo necessario per stabilire se il tentativo di
accesso si risolve in un successo o in un fallimento. La penalità di
fallimento (miss penalty) è il tempo necessario per sostituire un
blocco nel livello superiore con un altro blocco preso dal livello
inferiore e per passare alla CPU le informazioni contenute in questo
nuovo blocco. Il tempo di fallimento (miss time) è dato da: miss time =
hit time + miss penalty. Poiché il livello superiore è più piccolo e
più veloce, il tempo di successo è molto inferiore al tempo necessario
per accedere al secondo livello della gerarchia, che invece rappresenta
la componente principale della penalità di fallimento.
Durante il progetto di una gerarchia di memoria, quattro sono le
domande a cui bisogna
rispondere:
1. Dove si può mettere un blocco che viene portato dal livello
inferiore al livello superiore? (Problema del piazzamento di un 
blocco).
2. Dove si trova il blocco che contiene il dato richiesto?( Problema
della ricerca di un blocco).
3. Quale blocco presente al livello superiore deve essere sostituito
da uno del livello inferiore, in caso di fallimento? (Problema della
sostituzione di un blocco).
4. Cosa succede in caso di scrittura? (Problema della strategia di
scrittura).
Consideriamo innanzitutto il problema del piazzamento di un blocco. In
fase di esecuzione, la CPU può a priori tentare di accedere a una
qualunque parola nello spazio totale di indirizzamento: spazio che può
essere qui visto come corrispondente all’intera memoria RAM (livello
più basso nelle gerarchie della memoria di lavoro), ma che certamente
eccede di gran lunga quello disponibile nella cache di livello
superiore. Occorre quindi definire le possibili modalità per consentire
ad ogni parola della memoria indirizzabile di trovare (ove necessario)
una posizione della cache in cui possa essere trasferita – in altre
parole, occorre definire una corrispondenza tra l’indirizzo in memoria
della parola e la locazione nella cache. A questo scopo, sono state
definite essenzialmente tre soluzioni diverse:
1. Cache a indirizzamento diretto
2. Cache set-associativa a n vie
3. Cache completamente associativa
1. Cache a indirizzamento diretto
In una cache a indirizzamento diretto (direct mapped), ogni locazione
di memoria corrisponde esattamente a una locazione della cache. Questo
è il metodo meno ottimizzato in quanto 2 blocchi di memoria mappati
sulla stessa locazione di cache non potranno mai esservi presenti
contemporaneamente.
2. Cache completamente associativa
In una cache completamente associativa (fully associative) un blocco
di memoria può essere messo in una qualsiasi posizione della memoria
cache; si vedrà poi come viene creata la corrispondenza fra locazione
della cache e indirizzo in RAM. Poiché il blocco può essere messo in un
posto qualsiasi della cache, al momento della ricerca tutti i blocchi
della cache dovranno essere esaminati. Questo metodo, sebbene sembri il
più ottimizzato, è in realtà lento perchè di difficile implementazione,
e i segnali vengono fortemente rallentati da tutta la logica che devono
attraversare.
3. Cache set-associativa a n vie
Una cache set-associativa a n vie è costituita da numerosi insiemi
(set), ognuno dei quali comprende n blocchi. Anche la memoria RAM è
vista come organizzata in blocchi: ogni blocco della memoria
corrisponde ad un unico insieme della cache ed il blocco può essere
messo in uno qualsiasi degli n elementi dell’insieme. In altre parole,
in una cache set-associativa a n vie, ogni blocco della memoria può
essere trasferito in un numero prefissato n di posizioni all’interno di
un insieme.
Si tratta di uno schema intermedio tra quello a indirizzamento diretto
e quello completamente associativo: la corrispondenza blocco di RAM –
insieme avviene con un indirizzamento diretto, mentre tutti i blocchi
nell’insieme vengono poi esaminati per verificare la corrispondenza.
Questo è il metodo migliore perchè bilancia costi, ottimizzazione e
prestazioni.
Problema della ricerca di un blocco.
Poiché ogni elemento della cache può contenere parole memorizzate in
diverse locazioni di memoria, per sapere se una parola di memoria si
trova nella cache bisogna aggiungere nella cache un insieme di
etichette (tag), che contengono le informazioni necessarie per
verificare se una delle parole presenti nella cache corrisponde o meno
alla parola cercata. E' necessario disporre di un metodo per
riconoscere se un blocco della cache contiene informazioni valide: ad
esempio, quando un processore viene acceso la cache è vuota e le
informazioni nelle etichette non hanno nessun significato. Si aggiunge
quindi a ogni elemento della cache un bit di validità (validity bit)
che indicare se l’elemento stesso contiene dei dati validi. Il validity
bit è ovviamente indipendente dalla particolare filosofia scelta per il
piazzamento, ed è quindi presente in tutte le soluzioni.
Problema della sostituzione di un blocco.
Quando si verifica un fallimento nell’accesso alla cache, nel caso di
cache a indirizzamento diretto c’è un solo candidato alla sostituzione:
il problema si risolve quindi immediatamente. In una cache
completamente associativa, invece, bisogna decidere quale blocco
sostituire: ogni blocco è un potenziale candidato per la sostituzione.
Occorre stabilire una politica di sostituzione. Infine, se la cache è
set-associativa, l’insieme interessato è identificato immediatamente ma
occorre stabilire una politica di sostituzione limitatamente ai blocchi
compresi nell’insieme. Le principali strategie utilizzate per la scelta
del blocco da sostituire sono sostanzialmente tre: sostituzione
casuale, sostituzione del blocco usato meno di recente, sostituzione
del tipo "first in first out". Nel caso di sostituzione casuale
(random), la scelta tra i blocchi candidati viene effettuata a caso,
eventualmente utilizzando dei componenti hardware di supporto per
l’identificazione del blocco.
Se la politica è quella del blocco utilizzato meno di recente (Least
Recently Used - LRU), il blocco sostituito è quello che è rimasto
inutilizzato da più lungo tempo. A questo scopo, nei termini più
semplici ad ogni blocco si associano dei contatori verso il basso che
al momento della scrittura nel blocco vengono posti al valore massimo e
che vengono poi decrementati di un’unità ogni volta che si effettua una
lettura in un blocco diverso. La sostituzione toccherà quindi il blocco
associato al contatore col valore più basso. Infine, se la politica
scelta è quella First In First Out (FIFO), il blocco sostituito è
quello utilizzato N accessi precedenti, indipendentemente dal fatto che
sia stato utilizzato o meno negli ultimi (N-1) accessi.
La selezione casuale ha evidentemente il vantaggio di essere semplice
da realizzare; peraltro, non tiene alcun conto del principio di
località temporale – si rischia di sostituire un blocco che è stato
scritto da poco e cui si tenterà ben presto di accedere nuovamente. Al
crescere del numero di blocchi di cui bisogna tenere traccia, peraltro,
la politica LRU (che è basata proprio sul principio di località
temporale) diventa sempre più costosa; in pratica, si ricorre a qualche
semplice approssimazione. Val la pena di notare che in una cache
setassociativa a 2 vie, la sostituzione a caso ha una frequenza dei
fallimenti pari a circa 1.1 volte quella ottenuta utilizzando la
politica LRU. Al crescere delle dimensioni della cache, la frequenza
dei fallimenti diminuisce per entrambe le strategie e la differenza in
termini assoluti diventa minima. Il vantaggio della sostituzione LRU
aumenta al crescere del grado di associatività, ma in tal caso è anche
più difficile da realizzare.
Problema della strategia di scrittura.
Il problema nasce dalla necessità che – quando si deve scrivere il
risultato di un’operazione – si vuole certamente che anche l’istruzione
di scrittura sia eseguita velocemente (e quindi accedendo alla cache),
ma si vuole anche che l’informazione contenuta – in qualsiuasi istante
– nella cache sia consistente con quella contenuta nella RAM. Le
possibili strategie per la gestione delle scritture sono write through
e write-back.
Nell’approccio write-through, quando si esegue un’istruzione di
scrittura l’informazione viene scritta simultaneamente nel blocco della
cache e nel blocco della memoria principale. La coerenza è quindi
sempre rispettata, a prezzo però di un maggior tempo richiesto da ogni
operazione di scrittura. Nella soluzione write-back (o copy back),
invece, al momento dell’esecuzione dell’istruzione l’informazione viene
scritta solo nel blocco della cache. Il blocco modificato viene scritto
nel livello inferiore della gerarchia solo quando se ne decide la
sostituzione. Al termine della istruzione di scrittura nella cache,
quindi, la memoria RAM conterrà un valore diverso da quello presente
nella cache; in questo caso si dice che la memoria e la cache sono
inconsistenti (cioè non sono coerenti): il blocco della cache può
essere clean (unmodified) se non ci sono state scritture, oppure dirty
(modified) se sono state effettuate scritture.
Poiché le prestazioni delle CPU continuano ad aumentare con un tasso
di crescita superiore a quello delle memorie principali basate su DRAM,
la frequenza con cui vengono generate le scritture da parte del
processore sarà ben presto superiore a quella gestibile dal sistema di
memoria, anche in presenza di memoria più grandi sia in termini fisici
che in termini logici; è quindi ragionevole prevedere che in futuro
verrà utilizzata sempre più la strategia write-back. Fra l’altro,
ancora il principio di località porta a prevedere che se l’operazione
di scrittura ha interessato un particolare blocco di cache, la
probabilità che nuove scritture interessino lo stesso blocco è alta – è
quindi probabile che ci siano state numerose modifiche del blocco di
cache prima che questo venga sotituito e che si ricorra al write-back.
....E con questo ho finito!
-- 
Wind & Infostrada: associazione a delinquere di stampo telefonico

...E con questo ho finito!
E io ti ho aggiunto alle FAQ


 E io ti ho aggiunto alle FAQ
Figo :-D


 E io ti ho aggiunto alle FAQ
quando le vedremo ste FAQ?
-- 
Rhymes
rhy...@myself.com
" ride or die "

Figo :-D
Ottima spiegazione che non può certo passare inosservata :)


quando le vedremo ste FAQ?
Quando avrò fatto l'esame... Sicuramente le metto su, anche in modo
spartano, e poi le sistemo pian piano, tanto non c'è fretta.


 spartano, e poi le sistemo pian piano, tanto non c'è fretta.
mi sono appena accorto del post che hai fatto :)
se trovo il tempo le leggo...ma nn so..tra maturità, linux,
assembly, dx etc. etc. nn so se avrò tempo :)
ps. x gigi: ho visto il tuo newsreader :)


 ps. x gigi: ho visto il tuo newsreader :)
Fammi sapere in mail come ti sembra e le funzionalità che secondo te 
mancano (ovviamente l'ho modellato secondo i miei gusti ed esigenze
quindi ad altri potrebbe sembrare carente).
In ogni caso dalla versione sul sito ho aggiunto un paio di
funzionalità, tra le quali la ricerca di testo nei messaggi / soggetti
/ headers, ma devo ancora sistemare qualche bug e in questa settimana
difficilmente troverò il tempo...
Quando finisco la serie di esami aggiungo il supporto per SSL (ho
trovato un wrapper per OpenSSL) :-D.
Grazie mille.


 trovato un wrapper per OpenSSL) :-D.
eh eh sono troppo assuefatto da linux per
- scaricarlo
- installare il framework
- provarlo
magari tra un pò ti farò sapere :)


 - provarlo
Ah ops... credevo che per "ho visto" intendessi "ho provato"...


 Ah ops... credevo che per "ho visto" intendessi "ho provato"...
ti prometto che appena riavvio il picci lo faccio e poi ti dico


 E' una merda di processore, perchè ha soltanto 128KB di cache L2.
Dal punto di vista dei venditori, specialmente quelli
che forniscono aziende e' perfetto.
Se il cliente vuole "roba di qualita, roba Intel, ma che non
costi troppo" lo accontentano e gli fanno il prezzo ribassato
con il Celly4 e lo impressionano con i Mhz.
[modo replicante di Blade Runner ON]
  Ho visto cose che voi humani neanche immaginate.
  Ggente che vuole il controller scsi ultra160
  e che poi gli attacca un solo hd.
  Ggente che poi vuole pure il dvd, ma che per risparmiare
  (visto il costo di ctrl scsi + hd scsi) lo prende
  su bus IDE/ATA.
  Ggente che non prendera' mai un secondo hd (gia che c'e'
  quando l'hd gli risulta piccolo compra un pc nuovo
  cosi migliora anche tutto il resto).
  Ggente che crede che i drive IDE/ATA funzionino ancora
  al massimo in modo PIO-4.
  Ggente che dopo essersi svenata sulla cpu, va a risparmiare
  sulla ram e si autocondanna all'eterna swappazione di balle.
  Ggente che ti vede sfrecciare con una cpu di
  "Another Microprocessor Division" (ed hai pure preso
  il modello piu economico che potevi trovare) e non riesce
  a capire per quale oscura magia ("piu ram? cosa intendi
  per piu ram?") la lucina dell'hd non si accende quasi mai
  ed il tutto giri piu veloce del loro sistema che "permette
  di navigare piu veloce su internet".
[modo replicante di Blade Runner OFF]
L. Micheletto

con il Celly4 e lo impressionano con i Mhz.
probabilmente il cliente viene impressioanto dai MHz, ma non puoi dire
che la qualitą di AMD sia inferiore a quella di intel.
Riguardo nuovamente i prezzi sono inferiori a quelli del p4 ma non
rispetto ai duron o gli XP (1.7 GHz ha un prezzo simile al 1600+)

 ...E con questo ho finito!
Sei stato piu' che esauriente, grazie 1000.


non fanno così, costa troppo.
al momento gestiscono (in fascia desktop) willy, north e tualatin
(piu' le versioni mobile)... willy sta per uscire di scena e tualatin
dovrebbe rimanere su un'unica linea produttiva soltanto per ricambi
nei server (o per i folli che insistono a comprarlo a peso d'oro), gli
lascia un bel po' di spazio produttivo libero dire.


  su bus IDE/ATA.
Ah, lo stesso del tuo esempio precedente? =)
In un certo senso io e il mio amico di cui sopra lo capiamo bene ;)
--
Ikitt che non si puo` avere tutto dalla vita :)


Mi sono ben guardato dal dire una cosa simile, infatti ho scritto
"dal punto di vista dei venditori". :-)
In altre parole, gli stessi clienti che prima finivano con il comprare
i Celeron Coppermine "perche e' Intel" compreranno i Celly4.
L. Micheletto

è detto che si possa fare su un core standard)
Soprattutto se pensiamo che il bus a 400 e la cache a 256k vanno già
stretti a 2G... salendo sempre più in frequenza, non vorrei che la
curva di aumento delle prestazioni iniziasse a imitare quella del
K6-2.
Peccato, un NW-256 sarebbe un bel giocattolino, prezzi permettendo...
ma a 128 cosa contano di fargli fare contro i K7?
-- 
ZHELGADIS THE LIGHTBRINGER (ICQ 33134824)
Tessera #008 BAG, #000 DPPSJ, #013 BAT, #012 TFC
"Il Grande Fratello? Non lo farei mai vedere ai miei figli."
(Giovanni Modina, direttore di Canale 5)

ho martedě :-DDD
30lode assicurato, direi ;)


 30lode assicurato, direi ;)
Farlo con gli appunti davanti è un po' diverso che farlo ad un 
esame... cmq mi dò da fare...


ho martedì :-DDD
Bravo Gigi, ottimo post!
Gabriele
Gabri, detto Mario... 
apga...@apattbi.com
 (take_away_ap)

 ma a 128 cosa contano di fargli fare contro i K7?
Non dire peccato, non si sa ancora nulla.......
vi sono ottime possibilità che sarà un North-256.
Se sbaglio.....pazienza :-).
Ciao.
Alberto.

Se sbaglio.....pazienza :-).
Ci sono ottime possibilità che non lo sia, razionalmente sarebbe la
cosa migliore ma la gente compra il nome e non le prestazioni... 
Può darsi che ne abbia 256 ma nulla è detto... :)


 Gabriele
^________________________________________________________^


^________________________________________________________^
Azzarola pure gli elogi di sartori :-D
Cmq le cache ce le ha spiegate il prof di Informatica 2 questa
mattina... il tempo che diceva cos'era una cache e già m'ero letto le
6 pagine del Tanenbaum su cache direct mapped, set-associative, write
through, write back etc... :-P
Saluti,
Mav
-- 
<==--------------=[::. Mav .::]=---------------==>
 
www9.brinkster.com/mav3rik
 | 
mav...@yahoo.com
  m[a]v @ 
irc.azzurra.org
    |     ICQ# 22579106
<==--------------------------------------------==>

Ciao.
Mi ripeto ma non vorrei che intel voglia creare una grande confusione
agli acquirenti tra willie, northwood, celly-willie e celly-northwood,
dopottutto sono la stessa cpu con diversi quantitativi di cache o
differenti architetture, (chi comprerebbe un willie 1.8 quando può
trovare un celly-north a 1.8?) per tenere sempre alti i prezzi dei
modelli di punta e tenere a prezzi superiori a amd con la serie celly.
Dopotutto come detto da qualcun altro: molti lo compreranno solo
perchè è intel.

  cosi migliora anche tutto il resto).
beh, io non ho preso un secondo hd. o meglio: l'ho preso ma per 200
buoni motivi ho contemporaneamente tolto quello vecchio.

verrà utilizzata sempre più la strategia write-back. Fra l’altro,
uhm... questo mi sembrava valido anni fa, mi sembra che attualmente tutti
i processori decenti abbiano cache write back.
faccio comunque notare che la strategia write back rende piu' complicati i
sistemi multiprocessore a memoria condivisa, dato che ogni processore
quando legge un dato deve sapere se quello che c'e' in memoria centrale e'
aggiornato o se nella cache di qualche altro processore c'e' il dato
"vero". o anche se il dato che sta scrivendo e' anche nella cache di
un altro processore (e deve quindi essere aggiornato/invalidato anche il
dato nella cache dell'altro processore). sono quindi necessari
protocolli di verifica della coerenza delle cache(s) (MESI etc etc.). 
i multiprocessori a memoria non condivisa (NUMA etc.) naturalmente non
soffrono di questo problema (almeno per le zone non condivise).
di multiprocessori (purtroppo) non se ne fa un gran parlare...

 di multiprocessori (purtroppo) non se ne fa un gran parlare...
Grazie delle utili precisazioni, in ogni caso su vari aspetti ho
volutamente sorvolato (ho espressamente detto all'inizio del post che
cercavo di non eccedere troppo con il livello del post, che ritengo in
ogni caso pesantino per chi non se ne intende)
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ogni caso pesantino per chi non se ne intende)
ho scritto con due obbiettivi: a ) parlarne (e' un gruppo di discussione,
no ? :p) b) farti notare a un esame non e' bello dimenticarsi una
cosuccia, minima ma fondamentale, come il fatto che i contatori siano a
saturazione.
in un esame simile (forse anche piu' facile) avevo 4 domande, ho scritto 3
facciate per tre domande e mezza facciata per la quarta. mi han dato 29
perche' ero stato un po' troppo stringato...

 perche' ero stato un po' troppo stringato...
eh eh eh... oggi mi hanno chiesto:
1) Cos'è una pipeline, come funziona, vantaggi/problemi/soluzioni
2) Struttura e caratteristiche dei componenti PAL
3) Scrivere un programma in assembly LC-2 che confronti 2 numeri a
32bit in complemento a 2 e notifichi il risultato
4) Funzionamento del PIC
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Bravo Gigi, ottimo post!
Io porterei al prof questo post... ;))))
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Se sbaglio.....pazienza :-).
Io continuo a pensare ai 256k... dubito che un covington-128 potrebbe
fare qualcosa contro gli Athlon, anche in oc... già il willie vedeva i
sorci verdi.
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