Newsgroup: it.comp.hardware.cpu
Titolo: Oggi presentazione del Quad core nativo di Amd

Qui c'e la presentazione:
http://www.amd.com/us-en/Corporate/VirtualPressRoom/0,,51_104_543~114496,00.html
Mariop


Anche qui:
http://www.hwupgrade.it/news/cpu/amd-mostra-i-prototipi-delle-prime-architetture-quad-core_19419.html
Si tratta del core K8L tanto atteso. Tra le novità si segnalano:
- nuove estensioni SSE4
- supporto SSE dual 128bit, contro quello a 64bit delle attuali versioni di 
processore Athlon 64 e Opteron
- scheduler in virgola mobile a 36 vie, con ampiezza passata da 64 a 128 bit
- bandwidth delle instruction fetch da 16 a 32 bytes per ciclo di clock
- bus HyperTransport, revision 3.0
- raddoppio del bus tra le cache L1 e L2, passato da 128bit a 256bit (2 bus 
indipendenti da 128bit)
Se non erro, si diceva anche che il K8L avrà un maggior numero di unità di 
esecuzione floating point: sono sparite o non le vedo io "nascoste" in 
questi miglioramenti?
MaxArt 

 questi miglioramenti?
Pensi che, ora che c'è stata la presentazione, presto possano cominciare a 
girare dei test (anche non ufficiali) in cui si veda se le migliorie 
architetturali tanto attese portano realmente ad un aumento significativo 
delle prestazioni? 

 ha scritto nel messaggio
news:45706801$0$7733$5fc...@news.tiscali.it...

Probabilmente il miglioramento alle unità FP riguarda lo scheduler... il
numero di unità dovrebbe rimanere invariato.


ahahhah bellissima la faccia soddisfatta del tipo della amd su sito di 
hwuopgrade.... come per dire....guarda che bello il chip nostro contro 
quegli agglomerato di silicio malfomati tenuti su con l'attack del 
quadcoreintel :D
-- 
-------------------------------
SimBus82 --> 
www.simbus82.altervista.org
 --> Hi-Tech Content Inside
-------------------------------


See see... intanto deve rosicare con il fuoristrada che consuma quanto un
Hammer H1 ;PPP
http://www.film-hummer.de/pics/redt_stw_1024x800.jpg
LOL

 ha scritto nel messaggio
news:4570b186$0$13760$4faf...@reader3.news.tin.it...

Cioč Hummer...:)

 LOL
eehehhehhehe...hai mai visto un ingegnere o quello che è a pensare al 
presente?
sto qua se la ride perchè sa meglio di noi cosa sta tenendo in 
mano....mettetevelo in testa.... :D



E lui non sa cosa gli riserverà Intel una volta che saranno usciti i
K8L...;DD
Fossi in lui non sarei così "gigionesco"...:)

 Hammer H1 ;PPP
e per forza :)
2 athlon fx mica possono consumare come un 3600+ x2 o un 3800+ x2 ee :))

 ha scritto nel messaggio
news:pan.2006.12.02...@tariffenet.it...

Consuma sempre ben di più del quad core Intel e con prestazioni mediamente
inferiori...;D


Il quale però va di più e consuma meno.
Io non riderei tanto..-_-
A.CiD 

 K8L...;DD
Mah...
-- 
Saluti
Alec (28,72+,CT)
Powered by AMD Athlon64 X2 5200+
Fueled by ATi - Sapphire X1800XT-OC
OnLine by Tiscali 12Mega 

 ha scritto nel messaggio

Ehm... quello che ha in mano è un K8L 65nm Barcelona Quadcore su singolo 
chip non ha nulla a che vedere con gli FX 4x4...


 --
Bah...;))


Ah sì è vero...-_-
Allora speriamo che abbia le sue motivazioni per ridere, anche dopo che 
Intel avrà risposto al Barcelona.
Non mi piace questa situazione di mercato, come non mi piaceva quella 
instauratasi con il Pentium 4.
A.CiD


Beh, lo spero bene...;D

 questi miglioramenti?
Tutto dipende da come vengono risequenziate ed appaiate le istruzioni.
Questo perche le istruzioni x86, x87 ed SSE "spariscono" in entrata
sul decoder e vengono trasformate in un flusso di microOp/macroOp
(Intel ed AMD le chiamano in modo diverso ma il concetto e' simile)
inviate verso i rispettivi scheduler che coordinano l'esecuzione
su ALU, AGU, ecc. ecc.
Se si guarda la struttura interna dei K8 e dei K8L
(ma lo stesso vale anche per i Core ed i Core 2 di Intel)
si vede che non esiste un "unita SSE", si usano le stesse ALU
usate per interi e float.
In precedenza le istruzioni SSE (su dati a 128bit)
venivano "spezzate" in due operazioni consecutive eseguite
in sequenza nella stessa unita di esecuzione a 64bit
(i famosi 2 cicli per istruzione quando la pipeline funziona
  a pieno regime), con le unita di esecuzione "allargate"
dovrebbe essere possibile pure appaiare l'esecuzione di
microOp/macroOp generate a partire da "vecchie"
istruzioni della FPU x87.
L. Micheletto


puoi già saperlo tu? o sei come uno dei mille idioti che hanno postato i 
commenti su hwupgrade come se si parlasse del 4x4 mentre invece era il IL 
P....D.. DEL NUOVO CORE  K8L??!??!



intel sforna un'archittetura ogni 6 anni e pretendi che abbia una risposta 
per il nuovo k8l nel 2007?
rotfl....



Entro la fine del 2007 o male che vada inizio 2008  presenterà la sua cpu
quad core "monolitica" in un unico die, probabilmente con processo a 45nm e
altri aggiornamenti architetturali...è quello il prodotto che si dovrà
scontrare con il K8L.
Chi vivrà vedrà... intanto rimaniamo al presente che è meglio.

 usate per interi e float.
O_o sicuro?
Le SSE usano le stesse unità funzionali usate delle istruzioni FP x87,
ma sono unità distinte dalle ALU (che operano sugli interi).
Luca
-- 
Mi piace avere amici rispettabili;
Mi piace essere il peggiore della compagnia.

 ma sono unità distinte dalle ALU (che operano sugli interi).
Dipende dal modello di cpu (qui entrano in gioco le differenze tra
Core 2, K8, K8L ecc. ecc.), ma fondamentalmente non ci sono
unita SSE "dedicate" e se mapparle su "FPU" o su "ALU" e' una scelta
dei progettisti.
Nel caso del K8 ad esempio, la FMUL viene usata sia per le
moltiplicazioni "x87" che per quelle "SSE", lo stesso avviene
con la FADD (che esegue anche ADD e shift per SSE), ma nel caso dei
Core 2 la "mappatura delle SSE sulle unita di esecuzione"
avviene in modo diverso.
Quello che volevo evidenziare (ma non sono stato sufficientemente chiaro)
era che in generale migliorare le prestazioni riguardo l'esecuzione
delle SSE comporta anche il miglioramento delle prestazioni di tutto
il resto che usa le stesse unita (nel caso di K8 e K8L questo significa
migliorare in parte anche le prestazioni con le istruzioni x87).
L. Micheletto


Ah, perchè.pensi di no?
rotfl...
A.CiD 

usate per interi e float.
Però mi sfugge una cosa del funzionamento delle SSE.
Si dice spesso (a ragione, visti i bench) che permettono di eseguire i
calcoli FP + velocemente rispetto alla vecchia FPU x87.
Ma da dove deriva questo miglioramento se le unità di esecuzione sono
le stesse?
Intendo, ovviamente c'è il vantaggio di poter eseguire la stessa
operazione su un vettore di operandi (2x64 o 4x32 se non sbaglio) con
conseguente risparmio di tempo & spazio in cachel L1 visto che ci sono
meno istruzioni da caricare, ma possibile che sia tutto qui? Ho
l'impressione di perdermi qualcosa... :-)
-- 
ZHELGADIS THE LIGHTBRINGER (ICQ 33134824)
BAG#008,DPPSJ#000,BAT#013,TFC#012,GAM#026,ZZZZ#027,CID#027,PAN#015
"Aspettare non è mai stato un problema, per me.
Posso trascorrere piacevolmente ore e ore con l'aiuto di un buon caffè"

 le stesse?
Le unita di esecuzione sono le stesse, ma se si usassero solo istruzioni
x87 ed x87 per eseguire le stesse operazioni servirebbero molte
piu istruzioni, quindi per avere prestazioni comparabili servirebbe
un decoder molto piu complesso (con tutti le limitazioni sul clock e
latenze che comporterebbe), il codice sarebbe meno compatto
e non si avrebbero a disposizione i registri XMM a 128bit
(quelli usati da SSE) con conseguente incremento delle operazioni
di load/store.
Parte del vantaggio delle SSE deriva da fatto che
una singola istruzione SSE puo arrivare a corrispondere
anche ad 8..16 istruzioni x86/x87, tutta roba che il decoder non dovra'
decodificare (e potra' usare il "tempo libero" per caricare
altre istruzioni), tutta roba che ci si risparmia di trasformare
in macro-op (verso gli scheduler delle pipeline) e poi micro-op
(nelle pipeline di esecuzione), infine tutta roba che
non va a "sporcare" i registri GPR ma usa invece i registri XMM
(permettendo di bufferizzare piu roba sui registri interni
  riducendo quindi il traffico sull' unita di load/store).
In altre parole *a parita di prestazioni* con un ipotetica cpu
"solo x86/x87 senza SSE", una cpu "con SSE":
- ha un decoder istruzioni piu "semplice";
- richiede meno banda da cache L1 istruzioni a decoder istruzioni;
- richiede meno banda da decoder verso gli schedule delle pipeline;
- richiede meno banda da unita load/store a cache L1 dati;
- rende accessibile registri aggiuntivi che possono essere utilizzati
   per spostare parte dell' ottimizzazione dell'esecuzione sul
   compilatore e sui programmatori.
L. Micheletto