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Titolo: Bus HT

Se devo essere sincero non ho ancora ben capito del perchč sia stato
sviluppato questo bus. Il vecchio EV6 si comportava benissimo, e forniva
prestazioni soddisfacenti. Con l'introduzione del controller della RAM
integrato nel K8 questo bus sarebbe stato addirittura sovradimensionato,
visto che sarebbe stato svincolato dal dover gestire il traffico verso la
memoria RAM. E' vero che il bus HT, proprio perchč libero dagli accessi alla
RAM, č piů snello ed efficiente negli altri compiti, ma il costo di
progettazione e sviluppo, a mio parere, non giusticano questo cambiamento.
Forse sarebbe stato meno elegante non avere un bus studiato ad hoc, perň i
quattrini sono quattrini... Ne č valsa la pena? Mah. E' vero anche che Intel
ha allo studio un nuovo bus, ma quello attuale č in effetti piuttosto
vecchiotto e superato, anche se ancora accettabile.

 RAM,
Ehm... non hai capito un gran che il BUS HTT è quello che permette alla CPU 
di comunicare con la RAM, e va a 2GHz contro i 400MHz dell'EV6. Ti pare 
poco?
-- 
Saluti
Alec (28,72+,CT)
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Senza contare che sembra fatto apposta per scalare che è un piacere
all'aumentare del numero di cpu/core presenti nel sistema... qui l'EV6 è
molto meno efficiente.
Lo si è visto ad esempio all'epoca degli Athlon MP...

 piuttosto vecchiotto e superato, anche se ancora accettabile.
"Accettabile" insomma, il FSB è anch'esso ormai un collo di bottiglia. Se 
alla Intel non fossero così testardi adotterebbero da subito 
l'HyperTransport, anche perché non avrebbero da pagare royalties. Invece mi 
sa che vogliono rischiare ancora di prendere mazzate sui denti, perché l'HT3 
vedrà la luce l'anno prossimo mentre Intel ha ancora tutto solo sulla carta.
Già esistono utilizzi del link HT al di fuori delle piattaforme AMD (vedasi 
ULi, che ha collegato il NB M1685 col SB M1567 con un link HT anche per le 
piattaforme Intel). Adesso come adesso sviluppare un nuovo bus, magari 
proprietario, è proprio da cretini, a meno che non gli si voglia far 
svolgere compiti specifici o (come nel caso di Intel) lo si voglia imporre 
al resto del mercato cercando di soffocare le soluzioni esistenti. A me 
pareva che alla Intel la lezione delle RamBus fosse bastata... ma se il 
progetto è proprio loro s'incaponiranno ancora di più.
Vedremo la risposta dei produttori di schede madri, saranno loro a decretare 
chi ha ragione.
MaxArt 

 Intel ha ancora tutto solo sulla carta.
Qui vorrei citare il "vecchio" articolo di Ars Technica che un po' chiarisce 
le cose:
http://arstechnica.com/news.ars/post/20060106-5920.html
Qui invece parla del futuro dell'HT e dei suoi utilizzi - ma l'ha fatto 
anche HWUpgrade nel recente articolo che ho segnalato:
http://arstechnica.com/news.ars/post/20060602-6977.html
MaxArt 

 progettazione e sviluppo, a mio parere, non giusticano questo cambiamento.
L' EV6 era solo un link punto a punto pensato per l'interconnessione
tra cpu e chipset. Infatti gli Athlon MP richiedevano un chipset
apposito con *doppio* bus EV6 (questo per non sacrificare troppo
le prestazioni).
Intel invece grazie alla sua maggior capacita produttiva
ed al maggior controllo sul mercato, quando e' stato il momento
di supportare configurazioni SMP ha preferito proporre sistemi
con FSB condiviso (ma proponendo anche cpu Xeon con molta piu cache
per ridurre la congestione dell' FSB ) questo ovviamente ha comportato
linee di cpu diverse e con costi diversi, senza contare i chipset
"speciali" (e costosi) realizzati da alcuni produttori di chipset
di fascia alta, ma quando si hanno molti clienti da mungere
questo non e' un problema.
AMD non poteva seguire la stessa strada, come gia l'Athlon MP
aveva dimostrato.
Visto che era il momento di cambiare link, invece di usare
il primo accrocchio disponibile hanno scelto di ripensare
bene a cosa gli serviva e che problemi dovevano risolvere.
L' HyperTransport e' un link seriale/parallelo progettato
sin dal principio per interconnessioni punto a punto molto piu flessibili
*a livello di sistema*; perche oltre al link fisico e' previsto sin
dal principio un protocollo a pacchetti e la presenza di router
e bridge per ottenere interconnessioni multiple.
Per esempio il link "minimo" e' a 2 bit unidirezionale e poi piu link
si possono appaiare in modo da ottenere ampiezze di 2, 4, 8 o 16 bit
mono o bidirezionali (un bidirezionale si ottiene con N link in un verso
ed M nel verso opposto, con di solito N uguale ad M) in base
all'ampiezza di banda necessaria sul link punto a punto considerato
ma dal punto di vista dei pacchetti trasmessi questo e' trasparente.
Giusto per rendere l'idea, con il K8L lo stesso chip quad-core
supportera' sino a 4 link HT "bidirezionali a 16bit"
oppure 8 link HT "bidirezionali ad 8bit" in base alla configurazione
(in modo da rendere possibile sistemi ad 8 chip tutti con link diretti
  tra loro, per un totale di 32 core) e tutto questo usando gli stessi
chipset che si usano per "normali" sistemi desktop.
In altre parole UN bus, UN protocollo, un fottio di chip e chipset
che li usano e che possono essere combinati insieme in varie combinazioni
di prestazioni e prezzo senza dover riprogettare tutto da capo.
Con l'EV6 o una sua semplice evoluzione questo non sarebbe stato possibile
in modo cosi semplice ed economico.
L. Micheletto