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Titolo: [congettura] Clawhammer avrà 256kb di cache L2?

Vi ri-faccio notare il tag "congettura" sul subject. Ormai conosciamo
abbastanza dettagli sugli hammer da poterci permettere delle congetture.
Ricapitoliamo:
- Clawhammer a 0.13u avrà un die di 104mm^2
- Sledgehammer avrà 1 Mb di cache L2
- Uno degli Hammer conterrà 100 milioni di transistori
- 256kb di cache sono circa 16 milioni di transistori
Prima di tutto, lo Hammer con 100 milioni di transistori non può sicuramente
essere Clawhammer per ovvi motivi di die size (thoroughbred sarà 80 mm^2 con
soli 37,5 milioni di transistori). Dimezziamo dunque la cache di
Sledgehammer: 100 - (2 * 16) = 68 milioni di transistor per un hammer-512kb
di cache L2. Ora, Northwood con soli 55 milioni di transistori occupa ben
146 mm^2. Ora, sarà pur vero che AMD di solito dispone la cache in modo "più
compatto" di intel, ma ciò non mi sembra sufficiente a giustificare una tale
differenza di die size... Molto più facile sarebbe supporre un Clawhammer
con 256k di cache e 52 milioni di transistori... probabilmente in 104mm^2
potrebbero pure farcelo stare.
Pure congetture quelle che ho riportato, totalmente avulse dalla realtà. Ma
se fosse vero, sarebbe incredibile: 25-30% di prestazioni in più rispetto a
thoroughbred della stessa frequenza? Ma usano tecnologia aliena? :D
Saluti.
--
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 thoroughbred della stessa frequenza? Ma usano tecnologia aliena? :D
Facendo un esame delle dimensioni, come hai fatto tu, mi salta in mente un
solo pensiero...
Se non fosse come dici tu, dentro il North c'è tanto spazio perchè hanno
aggiunto qualche criceto ;o)
--
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 thoroughbred della stessa frequenza? Ma usano tecnologia aliena? :D
Non mi quadrano in testa questi dati... Come fa AMD a comprimere
52 milioni di transistor in 104mm^2 mentre Intel con soli 3 milioni in
più deve passare a 146 mm^2? Sono 42mm^2 di differenza... In pratica
un'enormità... Quindi:
O in Intel hanno pensato male la miniaturizzazione del processore
O la dimensione del die è estesa artificialmente
(Mi sfugge qualcosa?)
Come è possibile che tra north e thoro ci sia una differenza di circa 16
milioni di transistor che vanno a occupare 62 mm^2 in più? Anche andando
a prendere il processo produttivo e come sono fatti e bla bla bla è
molto alta...
IMHO ci mancano ancora dei dati fondamentali... Magari nel P4 sono già
compresi dei circuiti dei quali non veniamo a conoscenza o che non
vengono usati e quindi neanche menzionati (v. SMT).
Sempre più IMVHO non la scarterei l'idea di un Claw a 512K di cache.
Oppure in AMD hanno esteso la tecnologia aliena anche agli Hammer e non
solo agli Athlon 4.
PS: Le mie sono altre congetture.
-- 
e-mail: dialtone#/N0SPAM/#@
aruba.it
     |Non vorrei piacere a tutti
togliere #N0SPAM# per inviare           |Avrei meno stima di me stesso
Powered by Debian Woody                 |Se piacessi a certa gente
On Linux 2.4.17 - WM 0.80.0             |


Può essere una gran stronz@ta.... ma mi pare di ricordare di aver letto da
qualche parte (!!!), come spiegazione della dimensione del P4,  che alla
Intel avessero distanziato un po' i componenti per problemi di overheat...
--
On contrary of popular belief, Unix *IS* user friendly:
it just appears to be selective who it is friend with.

 Intel avessero distanziato un po' i componenti per problemi di overheat...
Sembra che 256kb di cache L2 siano 9 mm^2 nel processo produttivo AMD e 16
nel processo produttivo intel.


 nel processo produttivo intel.
Quindi con 9mm^2 di occupazione core per 256Kb di cache l'ipotesi di
512Kb di cache nel Clawhammer resta veritiera, nei limiti della nostra
conoscenza.
Thoro = 80 mm^2
ClawHammer = 104 mm^2
80 - 104 = 24 mm^2 - 9 mm^2 = 15 mm^2 che possono essere una dimensione
che giustifica il maggior numero di transistor...
IMVHO sono delle speculazioni ancora molto lontane dalla possibilità di
essere provate.


 essere provate.
Ok attiviamo lo speculometro(*):
Thoro=80 mm^2, 37,5M trans => 469k trans/mm^2
Thoro-0kbL2=71mm^2, 21,5 trans => 302k trans/mm^2
Clawhammer=104mm^2
se ha 512kb di cache: 68M trans => 654k trans/mm^2 (0kbL2 - 86mm^2 - 36M
trans => 419 trans/mm^2)
se ha 256kb di cache: 52M trans => 500k trans/mm^2 (0kbL2 - 95mm^2 - 36M
trans => 378 trans/mm^2)
Ecco, pare che non siamo giunti da nessuna parte, anche se i 256kb
sembrerebbero ancora più probabili.
In effetti ci siamo dimenticati di considerare un'altra variabile: c'è una
parte di die non viene utilizzata per realizzare transistori, cioè quella
dove si trovano i pad di connessione. Di per sé questa superficie risulta
tanto più grande quanto più piccolo è il die (le piccole dimensioni del die,
associate a un gran numero di pad, finiscono per far sprecare silicio) e
quanto più numerosi sono i pad da realizzare. Ora in Thoroughbred lo spazio
utilizzato per i pad è piuttosto grande per colpa delle piccole dimensioni
del die; in Clawhammer capita lo stesso ma per via del numero di pad, molto
più alto che nel TBred. Ne segue che... non possiamo trarre nessuna
ulteriore conclusione.
Però rileggendo le considerazioni di cui sopra, sembrerebbe comunque più
probabile una cache di soli 256kb, anche se è impossibile averne la
conferma.
Tutto questo, naturalmente, ammesso che non ci siano altre variazioni tra
Athlon e Clawhammer, ad esempio nelle dimensioni della L1 (potrebbe essere
dimezzata allo scopo di ridurre le latenze, e accoppiata a una cache L2 di
512kb *inclusiva*... considerato che le latenze sono state uno dei
principali problemi dell'Athlon, non sarebbe un'idea così sbagliata).


 thoroughbred della stessa frequenza? Ma usano tecnologia aliena? :D
Thoroughbred, dovrebbe partire da 2500+ ed oltre a piccole
migliorie architetturali, si ipotizza (...quindi sempre congetture), integri
512KB di cache L2 <on die>, per compensare l' elevato transfert-rate
 interno alla CPU.
Sledge dovrebbe quasi sicuramente integrare 1024KB di cache L2
2 forse 128+128 di L1.....questo traspare da "dati" come *Large caches*,...
menzionate quì:
http://www.amdzone.com/articleimages/conventions/idf/IDF%20Press%20Presentation%
20VFINAL_files/frame.htm
   (...sicuramente un pezzo sarà da aggiungere......)
....espandere il testo cliccando sulla freccia in basso a Sx.
Ammettendo che la (tua) fonte, riguardo alle dimensioni dei vari <die> sia
attendibile....
...si può "viaggiare" ipotizzando un processo produttivo per la sola cache L2
(considerata external), già a 0,09µ. Si giustificherebbe in questo modo
anche il "ritardo" del <thoro> ( con questo NON voglio dire che la implementi
anch'esso
...solo che, in AMD, siano "presi" da molti fattori....anche non propriamente
tecnici).
Queste dimensioni sarebbero bilanciate, sempre riguardo al discorso iniziale
...thoro
 e considerato che è la L1 a rendere maggiormente.
Qundi ...niente tecnologia aliena....solo terrestre.
ciao G.L.I.S

 (considerata external), già a 0,09µ.
Il processo litografico di AMD utilizza ancora laser a 248nm... non credo
riescano a stirarli fino agli 0,09u...


thoroughbred della stessa frequenza? Ma usano tecnologia aliena? :D
Secondo me è la drastica riduzione delle latenze del bus e della
memoria, che potrebbe innalzare le prestazioni in maniera così netta.
I bench "nudi e crudi" con Cacheman e Linpack diranno tutta la verità,
imho.
Ciao Mariop

 riescano a stirarli fino agli 0,09u...
IMHO non penso che se avessero il sistema per impressionare lo
strato di *photoresist*, per la circuiteria della cache, a 0,09 lo
vadano a sbandierare sul sito.
D' altronde hanno usato la stessa "tattica" con il palomino.
Mi risulta cmq che lo stato dell'arte attuale "raggiunga" i 193nm (..non sto
parlando in particolare di AMD) e con  frequenza <Duv (Deep Ultra Violet)> i
130nm.
Senza contare che si sta già lavorando (sperimentalmente) con freq <Euv (Extreme
Ultra
Violet)> con lunghezza d' onda a 13,4nm.
ciao G.L.I.S.

 D' altronde hanno usato la stessa "tattica" con il palomino.
Guarda che non è documentato nulla riguardo a questo... E Intel se si
può dire che l'ha scoperto ha detto che ha visto alcuni transistor con
un design simile a quello dei transistor a .13u. Quanto mai vago,
soprattutto vista l'intenzionalità del FUD spinto di Intel contro AMD
una cosa di questo tipo avrebbe fato a dir poco gola... Invece...


 nel processo produttivo intel.
Uhm... che abbiano prodotto la cache a 0.13u?
-- 
Qui e' Jack Burton, del Pork-Chop Express,
che parla a chiunque sia in ascolto.

 Uhm... che abbiano prodotto la cache a 0.13u?
No, dovrebbe essere merito delle interconnessioni locali al tungsteno...
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vengono usati e quindi neanche menzionati (v. SMT).
Beh la circuiteria SMT è presente, anche se disattivata, e quindi
occupa spazio... a suo tempo si era detto che i transistor nel P4
erano "spacchettati" per permettere una miglior dissipazione termica.
Cmq effettivamente tutta quella differenza di dimensioni è strana...
-- 
ZHELGADIS THE LIGHTBRINGER (ICQ 33134824)
Tessera #008 B.A.G., #000 DPPSJ, #013 B.A.T
"Il Grande Fratello? Non lo farei mai vedere ai miei figli."
(Giovanni Modina, direttore di Canale 5)

che giustifica il maggior numero di transistor...
Però dovrebbero farci stare i registri estesi, il controller della
RAM, la circuiteria per le istruzioni SSE2... un bel po' di roba ^_^;


 RAM, la circuiteria per le istruzioni SSE2... un bel po' di roba ^_^;
Anche questo è vero... Che ci siano riusciti in 15 mm^2? Ripeto che IMHO
in queste dimensioni ci sono dati che non quadrano...
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