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Titolo: Le RIMM sempre in evoluzione... ALLA FACCIA DI CHI DICEVA CHE ERANO MORTE!

Ecco la Roadmap delle prossime memorie RDRAM che saranno prodotte da
Samsung nei prossimi anni, la Roadmap è stata presa da un sito
giapponese.
Infatti Samsung dovrebbe supportare lo standard RDRAM fino all`anno
2008, entro la fine di quest`anno dovremo vedere le prime memorie
RDRAM PC1200 & PC1333 a 64-bit, le quali utilizzeranno rispettivamente
un Bus di 600 Mhz Dual-Channel (1200 Mhz) e 667 Mhz Dual-Channel (1333
Mhz), questi nuovi moduli di memoria RDRAM Samsung svilupperanno
rispettivamente una bandwidth max di 9,6GB/s (1200x64-bit) e 10,7Gb/s
(1333x64-bit).
Inoltre nell`anno 2004-2005 dovrebbero arrivare le memorie RDRAM
PC1600, che utilizzano un bus di 800 Mhz Dual-Channel (1600 Mhz) e
sviluppano una bandwidth max di 12,8 Gb/sec (1600x64-bit).
Vi ricordo, che SIS dovrebbe lanciare per il 3° trimestre 2003 il
nuovo chipset R659 con supporto alle memorie RDRAM su quattro canali,
SouthBridge con supporto Serial ATA e 8 porte USB 2.0.
Saluti da P4

 giapponese.
fottiti.

"Blue_D"

hehe :)  quando si dice la cordialita'..

 ha scritto nel messaggio
news:V591a.149890$0v.42...@news1.tin.it...


... le prime memorie RDRAM PC1200 & PC1333 a 64-bit
ma a cosa servirà se rimarrà quella vergognosa cache L1 (8 kb contro i 128
dell'Athlon)
ma basta con le truffe di INTEL!!!!!

 hehe :)  quando si dice la cordialita'..
E fa bene!
--
ColdShine
"L'esperienza è un'insegnante severa: prima ci esamina e solo dopo ci fa
lezione."
 - legge di Vernon Sanders

... che torna qui dopo essere stato plonkato da tutto free.it.enkey con il
nome di "werterxyz".
Che c'č, P4, ti mancano i miei salutini? Eccotene uno:
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--
ColdShine
"L'esperienza č un'insegnante severa: prima ci esamina e solo dopo ci fa



L   O   L  !!!!!!!!!!!



La L1 del P4 non è paragonabile a quella di nessun processore al
mondo, perchè è tuttora unica. La L1 può contenere al massimo 12-k
microps decodificate.
Quindi il parametro della dimensione non è un elemento di confronto.
Resta il fatto, però, che quel quantitativo è insufficiente a
garantire quell'afflusso di dati che le unità d'esecuzione possono
elaborare.
Solo che nè il processo produttivo a 0.18 nè quello a 0.13 erano e
sono in grado di garantire le basse latenze della L1, che consentono
le prestazioni attuali.
Inoltre, l'attuale L1, è stata progettata col presupposto che le Alu
dual pumped interne del P4 lavorassero a metà servizio (anche se i
datasheet dichiarano il contrario) e l'HT fosse disabilitato, visto
che, a causa dell'inedaguetezza dell'attuale processo produttivo, non
si potevano superare certe soglie di dissipazione (vedi, appunto, il
P4 3.05 HT ed il prossimo 3.2 Ghz, ormai ai limiti).
Con Prescott, prodotto a 0.09, avremo le ALU dual pumped a regime, l'
HT 2 , oltre alla L2 da 1 Mb. 
Con tutto questa roba, suppongo che Intel sarà costretta ad aumentare
la L1 (imho a 24-k microps, ma non so se ci sono già dati ufficiali,
in merito).
Di contro, l'Athlon, che può contare su una L1 da 128Kb, ha dimostrato
col Barton, che il passaggio da 256Kb a 512Kb porta pochissimi
benefici in termini di prestazioni sugli interi (col passaggio da
Willamette a Northwood si guadagnava almeno il 15% sugli interi,
mentre tra Tbread e Barton tra il 5 ed il 10%). E' ovvio che col fp,
non si guadagna nulla, nè con Amd nè con Intel.
Ciao Mariop

 non si guadagna nulla, nè con Amd nè con Intel.
perche' l'aumento della L2 non porta al FPU?
TIA



Detto in parole MOLTO povere, le operazioni in fpu impiegano da 5 a 10
volte i cicli di clock impiegati per l'esecuzione delle operazioni
sugli interi. Se non ricordo male ci sono 2 particolari operazioni fp
nel P4, che impiegano 13 cicli di clock per l'esecuzione.
Quindi la velocità d'esecuzione delle operazioni in FP è direttamente
proporzionale al clock della cpu, mentre per le operazioni sugli
interi, dipende quasi esclusivamente dal quantitativo di cache, dal
grado di associatività e dalla latenza.
Questo per ridurre il discorso ai minimi termini.
Ciao Mariop

 nel P4, che impiegano 13 cicli di clock per l'esecuzione.
Cioč, l'esecuzione dura 13+20 (stadi della pipeline) cicli di clock?


Cioè, l'esecuzione dura 13+20 (stadi della pipeline) cicli di clock?
No. I 13 cicli di clock è il tempo che può impiegare una singola
microistruzione in fp ad essere eseguita dall'unità d'esecuzione.
Parlo di microistruzioni decodificate appena "uscite" dalla pipeline
ed in ingresso nell'unità d'esecuzione.
Le unità d'esecuzione del P4 o dell'Athlon sono in grado di compiere
alcune microperazioni in 1 ciclo di clock (add, subtract, shift,
rotate, etc), ed altre operazioni in 9-13 cicli di clock (non conosco
tutto il set d'istruzioni, precisiamo :-)
Credo che sia spiegato in dettaglio su 
www.arstechnica.com
.
Prevalentemente, le operazioni sugli interi utilizzano microistruzioni
che usano pochi cicli di clock, quindi la velocità d'esecuzione
dipende prevalentemente da quanto tempo la cpu impiega a prelevare il
dato dalla cache L1, dalla L2 ed infine dalla ram, quando gli va'
proprio male :-)
Quindi le prestazioni dipendono, dalla associatività della cache,
dalla latenza e dal quantitativo, questo per grandi linee (l'ordine
d'importanza dipende da una marea di fattori).
Questo è un motivo per cui, le ALU dual pumped del P4 lavorano a metà
regime: l'attuale trace cache non è in grado di fornire abbastanza
microistruzioni per farle lavorare a dovere, quindi avrebbero fornito
inutile calore da smaltire.
Se è vero che il Prescott avrà la trace cache ampliata (e le Alu a
pieno regime), il prossimo "P4" avrà delle prestazioni sugli interi
veramente impressionanti (clock da 3.5- 4Ghz con ALU a doppia
velocità, con la L2 da 1Mb).
Il Prescott sarà il primo "P4" così come lo volevano i progettisti (La
L3 la metteranno sui Montecito, credo, cioè i prossimi Xeon)
Se invece uso codice in fpu, le microistruzioni passano gran parte del
tempo dentro le unità d'esecuzioni fp, quindi le prestazioni
dipenderanno soprattutto dalla frequenza di funzionamento.
Ecco perchè un Tbread a 2.2 Ghz è più veloce di un Barton da 2.1 Ghz
nell'eseguire codice fp (grazie al 5% di clock in più), ma è più lento
sugli interi (meno del 5%, perchè i K7 hanno già un'abbondante cache,
e l'incremento di clock cmq favorisce le operazioni sugli interi).
Spero di non aver detto troppe fesserie :-)
Ciao Mariop

>> Cioè, l'esecuzione dura 13+20 (stadi della pipeline) cicli di clock?
La Madonna! Mi aspettavo una decina di righe, non un trattato accademico!
Ti ringrazio, anche le diverse cose le sapevo già (lezioni e curiosità mie
"tolte" ;)
--
ColdShine
"L'esperienza è un'insegnante severa: prima ci esamina e solo dopo ci fa


ancora ricordo come se fosse ieri quelli che hai fatto ad AR........
lo tengo ancora conservato sai? :-)
--
"io ne ho,viste cose,che voi umani non potreste immaginarvi,
navi da combattimento in fiamme al largo dei bastioni di Orione,
e ho visto i raggi B,balenare nel buio vicino alle porte di Tannhauser,
e tutti quei,momenti andranno perduti nel tempo,come,lacrime nella pioggia"

"tolte" ;)
Sono prolisso, che ci posso fare :-/
Cmq, una fesseria l'ho detta: il Montecito è il "prossimo" Ithanium 2
con L3 18Mb, 1 G di transistor, e dual core.
Non è quindi, l'evoluzione dello Xeon.
Ciao Mariop

non si guadagna nulla, nè con Amd nè con Intel.
Questo, forse, deriva anche dal fatto che il data path della cache L2
dell'Athlon e' a 64bit. Per fare un esempio, gli ultimi P!!! avevano
un data path a 256bit... 


d'altra parte mi pare di aver notato nei test barton un interessante
incremento di risposta alla banda delle ram...
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
[WARNING!: togliete _nessuno_ per rispondere]
    Il segreto per essere considerato un creativo sta nel non fare
    mai riconoscere le proprie fonti [A. Einstein]

incremento di risposta alla banda delle ram...
Su 
http://www.xbitlabs.com/cpu/athlonxp-3000/
 c'è un test a proposito
tra un Tbread 2700+ ed un Barton 3000+.
Riassumo qui:
		Barton 3000+	Tbread 2700+
L1 band.		21029 Mb/s	20860 Mb/s
L2 band.		5523 Mb/s	5536 Mb/s
memory		2474 Mb/s	2474 Mb/s
I valori di latenza L1, L2 e memory sono assolutamente identici.
Mi piacerebbe vedere lo stesso test condotto a 10.5 x 200, ma imho,
non cambia molto (se non l'aumento della latenza sulla memoria, ma
dovuto ai "limiti" del chipset).
 
Ciao Mariop

 ha scritto nel messaggio
news:cd031d83.0302...@posting.google.com...

Intel ha rinunciato al supporto di RAMBUS. Oramai anche lei punta tutto su
DDR (vedi Granite Bay).
Saluti.
P.S. Perchè hai cambiato nickname? Torna a essere P4, se qualcuno ti ha
killato vuol dire che non ti vuole più ascoltare.