Newsgroup: it.comp.hardware.cpu
Titolo: Dettagli su imminente rev F per le cpu Opteron

http://www.hwupgrade.it/news/cpu/16339.html
Saluti

 Saluti
"Le nuove cpu vedranno un lieve aumento della superficie del die: per le
versioni con cache L2 da 1 Mbyte, passerà da 194 (ndr: 199?) a 220 milimetri
quadrati. Per le versioni con cache L2 da 512 Kbytes per ciascun core, la
superficie passerà dagli attuali 106 a 126 millimetri quadrati. In aumento
anche il numero complessivo di transistor: da 233 a 243 milioni per le cpu
con 1 Mbyte di cache L2, mentre da 120 a 129 milioni di transistor per
quelle con cache L2 da 512 Kbytes. "
Un aumento dei costi di produzione di circa il 10% per Opteron 2x1MB. Chissà
cosa ci hanno aggiunto nei 10 milioni in più di transistor: forse il
supporto alla cache L3.

 ha scritto nel messaggio
news:43ea528a$0$12589$4faf...@reader3.news.tin.it...

Esiste anche il supporto a Pacifica...

 ha scritto nel messaggio
news:43ea689f$0$28074$4faf...@reader1.news.tin.it...

Ho letto il fondo dell'articolo. Ma guardando il die della revisione F si
nota lo spazio aggiunto occupato attorno alla cache L2, più che variazioni
nei core. Probabilmente la logica per Pacifica era già integrata nella
logica dei core, ed è stata solo ora attivata, dopo essere stata
opportunamente testata e "debuggata". Comunque dubito che una piccola
modifica come questa influisca per più di mezzo milione di transistor. Visto
che ne sono stati aggiunti 10 milioni, si è certamente intervenuto in altri
settori. Visto che tra non molto dovrebbe debuttare un Opteron con cache L3,
non è illogico pensare che sia stata aggiunta la logica per pilotarla.
Itanium 2 Montecito utilizza milioni di transistor di logica (sezione
denominata HTAG) per comandare la gigantesca cache L3.

 denominata HTAG) per comandare la gigantesca cache L3.
P.S.
...
Itanium 2 Montecito utilizza milioni di transistor di logica (sezione
denominata L3 TAG) per gestire la gigantesca cache L3.

 ha scritto nel messaggio
news:43eaba80$0$12605$4faf...@reader3.news.tin.it...
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Questo non si sa... hai dei link che confermino tutto ciò?

 Questo non si sa... hai dei link che confermino tutto ciò?
No, ma è prassi normale aggiungere logica che verrà testata ed attivata
successivamente. Un pò come Willamette, che in hardware aveva il supporto
HT, ma non era attivato. L'aggiunta, in futuro, della cache L3, invece, l'ho
letta su internet da fonte seria. Dalla foto non sembra siano stati toccati
i 2 core, che appaiono ad occhio identici al precedente step. Modificare
profondamente la logica di un core non è facile, ne consigliabile: (quasi)
certamente il supporto a Pacifica era già incluso nei 2 core, visto che
comunque è una caratteristica che comporta pochi transistor in più, data la
sua semplicità.

 denominata HTAG) per comandare la gigantesca cache L3.
C'e' una spiegazione piu semplice; visto che la revisione F ha il
controller della memoria che supporta le DDR2
(che puo fornire una banda di I/O *doppia* rispetto alle DDR di pari
  clock base), questo significa che sono state apportate modifiche
  per "aggiornare" tutte le parti interessare in modo che
  non ci siano colli di bottiglia (non quindi il solo memory controller)
Questo comporta modifiche che vanno a toccare tutti i datapath
interessati dall'incremento di banda, la circuiteria dei vari buffer
e driver di linea, ecc. ecc.
Se ci fate caso hanno allargato i data path e questo comporta
parecchia circuiteria di contorno per gestire le linee
e per "consumare"/"produrre" i dati che ci viaggiano.
Oltre a questo e' da notare che hanno dichiarato
che mentre la revisione E va a 2.1Ghz a 1.35V
la revisione F va a 2.6Ghz sempre a 1.35V.
SONO 500Mhz "garantiti" IN PIU
a parita di tecnologia e di tensione di alimentazione.
(un dettaglio molto succoso per gli overclocker, suppongo).
Per ottenere una cosa simile hanno lavorato pesantemente
sulla distribuzione (e ri-sincronizzazione) del clock
e "ristrutturato internamente" parecchia roba e questo
ha il suo bel costo in transistor.
Mettendo tutto insieme
quei circa 10 milioni di transistor in piu (su un dual core)
vengono fuori come niente.
L. Micheletto


Si, in effetti può essere benissimo che abbiano implementato queste
migliorie e quindi di conseguenza il n. di transistor siano aumentati di
conseguenza.