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Titolo: Celle SRAM 6-T / Dimensioni 1MB di cache

Nel 90 nm di Intel, la grandezza di una cella di memoria SRAM completa
occupa 1.0 micron^2. Nel 65 nm, sempre di Intel, la singola cella occupa
0.58 micron^2. Torniamo al 90 nm. Per capire quanto occupa 1 MB di cache
basta teoricamente confrontare 2 cpu identiche nella logica, ma diverse come
quantitativo di cache. Prendiamo Prescott e Prescott 2M, che hanno un die
rispettivamente di 112 e 135 mm^2. Un MB di cache occupa dunque circa
135-112=23 mm^2. Passiamo ad AMD. Il K8 singlecore con cache da 1 MB, sempre
in 90 nm, occupa 115 mm^2, contro i 84 mm^2 della versione a 512 KB. Da ciò
si deduce che 1 MB di cache occupa all'incirca (115-84)x2=31x2=62 mm^2. Un
valore leggermente differente si ottiene confrontando l'X2 con 2 MB di cache
totali (199mm^2), con l'X2 con 1 MB di cache totali (147 mm^2). Dunque
199-147=52 mm^2. Per la verità i 23 mm^2 di Intel appaiono un pò pochini,
probabilmente perchè in realtà Prescott 2 MB ha ottimizzato anche lo spazio
della logica. Mi sarebbe piaciuto confrontare Dothan nelle versioni 2MB e
1MB, ma purtroppo quest'ultima versione è semplicemente un Dothan standard
con 1 MB di cache disabilitata, dunque con pari grandezza del die.
Osservando qui:
http://www.anandtech.com/news/shownews.html?i=15766&t=an
"This 52Mbit [ndr 6.5 MB] cache features a total of 330 million transistors
and a 109.08 mm^2 die size".
Dunque 109.08/6.5=16.8mm^2. Un valore ancora più basso di quello calcolato
dalla misurazione dei die.
Comunque, in linea di massima, si può affermare una certa supremazia di
Intel nella realizzazione della celle 6T relative alla memoria cache, con un
vantaggio non marginale nel poter integrare un quantitativo di cache
all'incirca doppia di AMD (e non solo: "Another advance that Intel is
demonstrating with their 90nm 52Mbit SRAM is the industry's smallest
6-transistor SRAM cell size. ")
Un'altra osservazione interessante è che Intel, con il passaggio 90-65 nm,
non è riuscita ad ottenere un dimezzamento esatto della grandezza della
cella 6T (1 um^2 vs. 0.58 um^2). Questo ha comportato un leggero aumento
della grandezza del die di Yonah rispetto ai vecchi Banias e Dothan (circa
84 mm^2 vs. 90,3 mm^2). Infatti, se è vero che Yonah ha 2 core più la logica
dedicata all'arbitraggio, rispetto a Dothan, è anche vero che dispone dello
stesso quantitativo di cache (2 MB), cosa che, sommati gli effetti, con il
passaggio al nuovo processo produttivo, dovrebbe comportare all'incirca la
stessa occupazione.
Comunque complimenti ad Intel: 0.58 um^2 per una cella 6T è un ottimo
valore, ottenuto grazie a notevoli sforzi in innovazione e ricerca. E'
abitudine oramai di Intel far precedere il debutto dei nuovi processori da
chip di SRAM, che pubblicizzano il nuovo provesso produttivo.
Per curiosità:
http://www.geek.com/news/geeknews/2006Jan/bch20060126034439.htm
"Intel has been able to demonstrate working 45 nm SRAM "shuttle test chips"
of a cell size measuring just 0.346 µm². These 45 nm test parts are not for
product use or for sale"

 0.58 micron^2.
In 65 nm la singola cella 6T occupa 0.57 micron^2.
http://www.heise.de/newsticker/meldung/42319?info=EXLINK
Pardon.

 parts are not for product use or for sale"
AMD sembra ad un passo dall'abbattere tutti questi limiti. A quanto pare gli 
basterà un solo transistor per bit, mi chiedo come faccia ma questa 
tecnologia Z-RAM pare riuscirci.
MaxArt 

 ha scritto nel messaggio
news:44ab07ea$0$987$5fc...@news.tiscali.it...

L'ho sentita anch'io. Ma finchè rimarrà sulla carta è invalutabile.
Bisognerà inoltre tener conto delle prestazioni. Comunque, a quanto pare,
questa supremazia di Intel in questo campo è un problema che ad AMD
conoscono bene, visto che puntano su questa tecnologia. E' una tecnologia in
fase embrionale, come il tri-gate di Intel. Solo con il tempo si saprà come
finirà.

 ha scritto nel messaggio
news:44ab2e28$0$5085$4faf...@reader2.news.tin.it...

P.S.
Per curiosità:
http://en.wikipedia.org/wiki/ZRAM
"Z-RAM relies on an effect known as the floating body effect, which was
first encountered in CPU design based on the new silicon on insulator (SOI)
process introduced in the early 2000s. This effect causes capacitance to
form between the transistor and the underlying insulating substrate, and was
a problem that needed to be solved in conventional designs. The same effect,
however, allows a DRAM-like cell to be built using the transistor only, the
floating body effect taking the place of the conventional capacitor. "
Da un problema del SOI (che non conoscevo) può nascere qualcosa di buono...
A parte gli scherzi, una cosa è sperimentare qualcosa in laboratorio,
un'altra è implementarla in larga scala in un processo produttivo per cpu.
Se riusciranno a risolvere i problemi che certamente hanno trovato ben venga
la sua messa in opera. Anche se sicuramente la strada è irta di
difficoltà...


lo z ram è giù utilizzato ....UTILIZZATO da anni....
PS: ma la finisci di scrivere cose di cui non sai minimamente il 
significato?
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www.simbus82.altervista.org
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Carraro a Bergamo: "Le dico mi raccomando... Se c'è un dubbio, per
carità, che, che, che, che il dubbio non sia a favore della Juventus..."
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