Newsgroup: it.comp.hardware.cpu
Titolo: Intel to launch Centrino as desktop chip bundle

http://www.theinquirer.net/?article=14162
...The INQ understands that the Pentium M is such a successful chip that in
2005 Intel may integrate the low wattage CPU cores into one four way die.

 writes:

E figurarsi... 4 core nello stesso die, Gianluca fai tu il conto di
quello che viene fuori.
25W a processore e torniamo a 100W...
-- 
Valentino Volonghi aka Dialtone
Linux User #310274, Gentoo Proud User
X Python Newsreader developer
http://sourceforge.net/projects/xpn/

 25W a processore e torniamo a 100W...
Sě, saranno 100W, ma sono 100W di *4* Pentium-M, non 100W di *1* Prescott ;)
-- 
ColdShine
"L'esperienza č un'insegnante severa: prima ci esamina e solo dopo ci fa
lezione."
 - legge di Vernon Sanders


Una scheda con 8 processori Power4 dual core consumano 500W, se non ricordo
male. Il Pentium M è la cpu che ha il miglior rapporto IPC/assorbimento al
mondo: non è una cattiva idea sfruttare questa caratteristica. Inoltre,
avendo un die molto piccolo 82.79 mm² (0.13 µm), non ci sono problemi ad
implementare un 4 vie (82.79*4=331,16mm²).


P.S. E' vero, il Pentium M 1,7 Ghz ha un consumo teorico massimo di 25W.
Però la tecnologia SpeedStep di Centrino è evolutissima: il consumo medio
sotto sforzo si aggira intorno ai 10W. Il Power4 non ha una tecnologia cosi
evoluta per il risparmio energetico, dunque in proporzione consuma
certamente ancora di più. Diciamo che 8 core Power4 consumano circa, in
media, 350W (43,75W per ogni core). Inoltre si ha il vantaggio non
indifferente di avere 4 core per die, non 2 core per die come il Power4:
questo riduce sensibilmente le dimensioni del package, cosa molto importante
in sistemi con moltissime cpu.

 implementare un 4 vie (82.79*4=331,16mm?).
Un problema: I P-M non sono pensati per lavorare in SMP, quindi a meno
di un redesign dell'interfaccia con il bus ci si trovera` con 4 core che
litigano per avere accesso al bus (il solito AGTL+). Certo, si puo` in
parte mitigare con una cache L3 corposa ma a questo punto si perdono i
vantaggi di un core (relativamente) piccolo e di una dissipazione bassa.
Luca
-- 
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Se alla sera, dopo una strepitosa vittoria, guardandoti allo
specchio dovessi notare un secondo paio di palle, che il tuo 
cuore non si riempia d'orgoglio, perche` vuol dire che ti 
stanno inculando -- Saggio Cinese

vantaggi di un core (relativamente) piccolo e di una dissipazione bassa.
questo e' un problema comune a tutti i chip multicore, in ogni caso il
bus verso la memoria e' equivalente a quello single core, a meno di
situazioni custom, mentre il bus cpu-cpu e' locale, ad altissima
velocita' (o almeno spero proprio lo sia, ti immagini uno scambio di
dati fra processori sullo stesso die che passa per il chipset?
assurdo...)
-- 
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
[WARNING!: togliete _nessuno_ per rispondere]
    Il segreto per essere considerato un creativo sta nel non fare
    mai riconoscere le proprie fonti [A. Einstein]

25W a processore e torniamo a 100W...
Si, ma la potenza elaborativa č mostruosa... insomma, un Pentium M ha
un IPC paragonabile a quello degli Hammer.
-- 
ZHELGADIS THE LIGHTBRINGER (ICQ 33134824)
BAG#008,DPPSJ#000,BAT#013,TFC#012,GAM#026,ZZZZ#027,CID#027,PAN#015
"Aspettare non č mai stato un problema, per me.
Posso trascorrere piacevolmente ore e ore con l'aiuto di un buon caffč"

 un IPC paragonabile a quello degli Hammer.
Ora, io non ho criticato la soluzione intel :), volevo sbeffeggiare il
quoting di gianluca che si lamenta sempre del wattaggio dei processori
e riporta uno snippet in cui un processore consuma 100W per trovare la
giustificazione "Si ma va veloce" che e` l'opposto a quello che ha
sempre detto fin'ora :).
Secondo me e` un ottimo processore il P-M e sicuramente lo sara` ancora
di piu` una volta che ne metteranno 4 in un core, ma bisognera`
salutare ancora una volta la dissipazione...
Tra l'altro sono curioso di vedere quanto consumera` quel processore
quando lo infileranno nei desktop a lungo andare. Ora che e` nel
settore mobile dove Intel ha poca concorrenza puo` anche evitare di
spingerlo eccessivamente ma nel settore desktop ho paura che gli
imprimera` una certa accelerazione che potrebbe avere un brutto
effetto.


 bus verso la memoria e' equivalente a quello single core, 
Per gli Hammer  potrebbe non essere cosi`. Ogni core ha  un MC integrato
quindi  teoricamente  ogni  core  potrebbe  avere  la  proprio  memoria.
Potrebbe essere problematico a causa  dall'alto numero di pin richiesti,
ma si potrebbe suppore un package con  4 core e 2 MC attivi. Gli altri 2
accedono alla RAM tramite l'HT.
Luca
-- 
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http://kronoz.cjb.net
The trouble with computers is that they do what you tell them, 
not what you want.
D. Cohen

accedono alla RAM tramite l'HT.
non mi piace gran che come soluzione...
meglio spostare il controller ram al di fuori del core, nel crossbar
in questo caso - se effettivamente e' possibile usare un socket con
sufficienti pin per accettare piu' bus verso la memoria in questo caso
e' comunque piu' pratico avere piu' bus paralleli in comune (insieme
alla L3), l'accesso di ogni processore al crossbar e' praticamente
istantaneo essendo tutto comunque nello stesso die.


 istantaneo essendo tutto comunque nello stesso die.
E' esattamente quel che hanno gia fatto con i K8 attuali.
Il core (cpu vera e propria, cache L1 e cache L2) e' connesso tramite
un crossbar switch al memory controller ed ai (massimo) 3 link HT.
Tra core e crossabar switch c'e' un unita denominata SRQ
(System Request Queue) che pilota l'APIC (gestore degli IRQ) integrato
e le connessioni per *2* core distinti (anche se per ora ne viene
implementato solo uno).
Quindi gia ora il memory controller e' disaccoppiato ed anche
se in "coabitazione" tra due core le latenze di accesso
alla ram locale sono uguali per entrambi i core (se nel loro
insieme non saturano la banda di I/O disponibile).
Se non erro c'e' poi pure un "ottimizzazione" dovuta all' algoritmo
di coerenza delle cache per cui se una cpu ha sulla sua L2
un dato, se questo viene richiesto da un altro core (sullo stesso
chip o altrove), questo viene letto da li invece che dalla memoria
"esterna" (ram "locale" oppure connessa ad altri chip), praticamente
su un sistema dual-core la cache L2 di un core "fa da cache L3" per
l'altro (nessun passaggio su HT o sul crossbar switch, si usa
direttamente la SRQ per passare i dati da una cpu all'altra).
N.B. Questo lo si deduce dagli schemi di interconnessione
      tra core, SRQ e crossbar di "MPF_Hammer_Presentation.PDF"
      pagine 26 e 27, ma fino a quando non arrivano sul serio in
      commercio dei K8/K9 dual core per ora si tratta solo di ipotesi
      su roba "non implementata".
L. Micheletto