Newsgroup: it.comp.hardware.cpu
Titolo: Demo di Clawhammer

http://www.anandtech.com/cpu/showdoc.html?i=1591&p=1
I vostri commenti qui, negativi (Alberto) o positivi (altri) che siano ;).
Saluti.
-- 
 +------> Xe||oss <-------+       in real life: Wilmer Ricciotti
 | 
wirix...@libero.it
  |    * elimina il DEMONE per rispondermi *
 |     ICQ: 3233084       |  -----------------------------------------
 |IRC: Xe||oss@AzzurraNet |   No one was born to be servant or slave
 +------------------------+   Can you tell me the color of the rain?


http://www.anandtech.com/cpu/showdoc.html?i=1591&p=1
che sincronismo eh!
ciao r.d.

 I vostri commenti qui, negativi (Alberto) o positivi (altri) che siano ;).
Per quel che mi riguarda ne positivi e neppure negativi.
Innanzitutto cominciano a chiarirsi alcune cose che sembravano
troppo belle per essere vere. :-(
Il Clawhammer avra' il supporto per UN solo canale DDR (bus a 64bit).
Invece lo Sledgehammer oltre ad avere il massimo numero di bus HT
ha il supporto per DUE canali DDR (bus a 128bit).
Questo significa che AMD ha intenzione di creare una divisione
netta tra la fascia alta "stile Xeon" (Sledgehammer) e la
"fascia bassa" (Clawhammer).
La differenza in termini di pin count e' impressionante
(754 pin il Claw, 940 lo Sledge) anche rispetto agli Xeon
(che arrivano "solo" a 603), speriamo che questo non influisca
troppo sui costi (in fin dei conti tutti i pin e le linee in piu
dovuti all'interfaccia con la DDR sono linee in meno sugli
altri chip sulla scheda).
Sembra quindi improbabile che venga adottato un unico tipo di socket
valido per entrambe le cpu (ma questo non e' ancora chiaro), e'
probabile quindi che vi saranno due classi di schede madri differenziate
dai socket della cpu e dall'ampiezza delle interfacce DDR.
Come fanno notare pure i tipi di Anandtech, una cosa veramente "sospetta"
e' la mancanza dei soliti condensatori attorno alla cpu.
I casi sono tre: 
a) Sulla scheda madre usano qualche nuovo tipo di PowerCAP
   (supercondensatori in grado di erogare corrente sufficiente 
   in amperaggio e durata per mettere in moto il motore di un auto). ;-)
b) La cpu e' ultra-risparmiosa o incorpora un qualche meccanismo
   interno di stabilizzazione/equalizzazione dei consumi.
c) Per ora la cpu viene fatta viaggiare a clock ridotto e per questo
   non servono particolari accorgimenti di stabilizzazione 
   dell'alimentazione.
Ho la sensazione che la risposta piu probabile sia la c) visto anche che
sembra di capire che i prototipi in mostra viaggiassero intorno al Ghz
(comunque anche sul lato gestione dei consumi devono aver fatto
dei gran passi avanti grazie agli 0.13 micron ed al SOI, ma anche
in termini di layout dei circuiti e di "bilanciamento" dei consumi).
Il sistema di raffreddamento e' all'altezza della nuova cpu
ed i riferimenti a quanto sia pesante il package
(a causa dell'IHS massiccio) fanno pensare a qualcosa di molto
irrobustito in vista delle future evoluzioni "termiche" del K8 ...
... oppure ad un chip "finto" (di quelli da esposizione)
dove quello che sembra l'IHS e' in realta un blocchetto di metallo
massiccio ( piu che Hammer ... Mjolnir). :-)
Nel complesso e' un prototipo che scoppietta (problemi col chip
di supporto AGP, frequenza di funzionamento apparentemente
ridotta, ecc.ecc) ma che nel complesso funziona abbastanza bene
da poterlo mostrare in pubblico in modo da rispondere
alla compagna promozionale di Intel.
Nel 2003 si vedra' dove finisce il FUD e quali sono le prestazioni
sia per quel che riguarda Intel che AMD.
L. Micheletto

 sia per quel che riguarda Intel che AMD.
O entro fine anno, magari ;).


alla compagna promozionale di Intel.
beh, certe dimostrazioni alle volte non sono esattamente quello che
sembrano - tipo le prime dimostrazioni di p3 1ghz dove la macchina che
apparentemente funzionava era fasulla mentre il monitor era collegato
a qualcosa di non determinabile dietro i mobiletti... :-)
o tipo la presentazione di Amiga di Miner quando in realta' non
esisteva ancora neppure il silicio ma solo una simulazione dei chip su
dei vax...
vedremo, vedremo, vedremo...
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
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    But I can't trace time

 d) i condensatori sono sotto l'heat-spreader. (banale e probabilissimo)
Ma di che tipo ?
L. Micheletto

 sono) pin hanno bisogno di una stabilita' mostruosa.
E' ridotto rispetto alla frequenza di debutto che dovrebbe essere
maggiore o uguale ai 2Ghz, so bene che per un prototipo questa
e' gia una frequenza dignitosa.
L. Micheletto

 Ma di che tipo ?
Di che tipo sono i condensatori? Perché ti interessa? :-)


 di supporto AGP,
Non avevo fatto caso al fatto che l'8151 supporterà l'AGP 3.0 (8x), per cui
non trovo particolarmente strano che non sia ancora del tutto funzionante...


 Di che tipo sono i condensatori? Perché ti interessa? :-)
Credevo che quelli "di contorno" alle cpu attuali fossero
di tipo elettrolitico (che se ricordo bene e' meglio
evitare di tenerli troppo al caldo).
...o forse ho capito male cosa intendi per "sotto l'heat-spreader".
L. Micheletto

 I vostri commenti qui, negativi (Alberto) o positivi (altri) che siano ;).
Carino :-).
Vediamo le prestazioni...........
Certo il numero elevato di pin fa pensare (che spreco!)
Non sembra una cpu economica e questo potrebbe
essere un problema mica male per Amd, abituata
al prezzo/prestazioni favorevole. Insomma cpu troppo
precoce per il sw in circolazione. Avrei visto meglio
un K7 con memory integrato.............bah! fatti loro.
Ciao
Alberto.

 un K7 con memory integrato.............bah! fatti loro.
Impossibile... Sai trasformare anche i pregi in difetti...
-- 
e-mail: dialtone#/N0SPAM/#@
aruba.it
     |Non vorrei piacere a tutti
togliere #N0SPAM# per inviare           |Avrei meno stima di me stesso
Powered by Debian Woody                 |Se piacessi a certa gente
On Linux 2.4.17 - WM 0.80.0             |

 ha scritto nel messaggio
news:slrna81dp3.1mi.Dialtone#/N0SPAM/#@woody.progeny.net...


 > Impossibile... Sai trasformare anche i pregi in difetti...
Dai non fraintendermi.
Devi ammettere che la conformazione presentata ha del
''robusto''. Ora, se per una cpu dedicata al mercato server
basso-medio livello no problem, per una consumer no.
Ora non so quali costi di fabbricazione possa comportare
un tale numero di pin. Mi pare sia tutto meno che una
cpu economica :-). A che scopo poi? mettere in difficoltà
Intel? che esce, se vuole, con un 64-32 l'anno prossimo?
No no non ci siamo, avrei allungato la pipe del K7 di 4
o 6 stadi, lasciato tutto a 32 bit e tirando in frequenza,
con risultati analoghi......(mi correggo, il memory c.integrato
l'avrei lasciato perdere)
Insomma, a chi serve questo mostriciattolo? a noi no,
evidentemente.
Il K8 senior è, ovviamente, un' altro discorso; ha un senso
logico, è ottimo e dedicato ad un settore particolare, appena
sotto Itanium.
Come già detto, si cerca di riciclare nel settore consumer
un progetto di una certa ambizione , questo per l'assenza di una
cpu (consumer) nuova di palla da contrapporre al P4.
Ciao.
Alberto.

 un K7 con memory integrato.............bah! fatti loro.
Intel ha osato far acquistare le rambus quando costavano 8 volte il prezzo
attuale e gli "intellomani" non si sono mai lamentati di questo.
Avere un memory controller integrato può far risparmiare sulla spesa della
scheda madre.
E' naturale che Hammer appena nato costerà "un tantino"... lo stesso Athlon
appena lanciato costava "abbastanza"...
--
+ > Piersandro Guerrera <-> PaRRoT <-> 
par...@edengames.net
  < +
+ > ICQ: 8372114 <--> Eden.Games - 
http://www.edengames.net
  < +
-> PGP Key Available - 
http://parrot.edengames.net/pgpkey.pub
 <-
+ > News Hardware and Games <---> 
http://news.edengames.net
  < +

 cpu (consumer) nuova di palla da contrapporre al P4.
Il P4 costa una barcata di soldi... E credo proprio che l'Hammer costerà
più o meno quello che costa ora il P4 ovvero circa una cucuzza
all'uscita.
Da voci molto fondate che mi sono giunte Hammer scalda uguale o poco
meno di Athlon.


 meno di Athlon.
Non mi consola la parità, visto che avrà problemi a salire di freq.
Ciao.
Alberto.

 Non mi consola la parità, visto che avrà problemi a salire di freq.
Ma la finisci di dire sciocchezze una volta tanto? E' già stata prevista
la versione "5500+ e oltre" il P4 farà fatica a superare i 5 Ghz a 0.09
quindi non venirmi a raccontare fregnacce per piacere...


 (che puoi fare anche con ClawHammer) Intel se la sogna...
... per l'appunto! Non sentite anche voi gli Hammer urlare a gran voce
"vogliamo essere usati in SMP!!!"? Le schede madri dual Socket 754 (Socket
B?) si riveleranno, vedrete, piuttosto economiche, almeno sul lungo termine,
e il P4 non avrà proprio maniera di stargli dietro. Penso proprio che un bel
dual Clawhammer non me lo leverà nessuno...


 quindi non venirmi a raccontare fregnacce per piacere...
Ma ci credi ancora nel Pr-rating?
Avremo  2.7-2.8Ghz max a 0.09u......come giustifichi
un tale Pr-rating?
Cadiamo nel ridicolo collettivo, o a chi le spara più grosse;
soprattutto non si tiene conto delle migliorie che introdurrà
Intel, mano mano :-).
Ciao.
Alberto

 dual Clawhammer non me lo leverà nessuno...
Bello, ma siamo sul lungo termine; quali saranno le
soluzioni antagoniste di Intel?
HT non è l'unica soluzione point to point....................
e non è detto sia la più economica :-).
Ciao.
Alberto.

 e non è detto sia la più economica :-).
Definire cHT una connessione punto a punto è un errore madornale: semmai è
l'ennesimo passo in avanti. Ecco infatti i tre differenti approcci del
multiprocessing su x86:
- sistemi intel: bus (condiviso). La banda totale viene divisa per il numero
di processori.
- AMD K7: connessione punto a punto. La banda totale è completamente
disponibile per ciascun processore.
- AMD K8: accessi alla memoria non uniformi. La banda disponibile per ogni
processore aumenta all'aumentare del numero di processori presenti nel
sistema.
Un'architettura NUMA elimina i costi legati alle connessioni punto a punto
multiple ed introduce il vantaggio di una banda sempre maggiore.
Se intel riesce a trovare qualcosa di più economico e almeno altrettanto
efficiente, tanto di cappello, ma per ora sembra più orientata verso lo
scaling del bus grazie a tecnologie di packaging sempre più raffinate come
la BBUL. Tutto ciò è ottimo, ma i limiti del bus condiviso rimangono...


 Avremo  2.7-2.8Ghz max a 0.09u
Albè... secondo calcoli


 Cadiamo nel ridicolo collettivo, o a chi le spara più grosse;
Qua c'è solo uno che spara grossi numeri. Ti piace congetturare? Almeno
congettura dati alla mano...


 Intel, mano mano :-).
Con questo messaggio sei in vantaggio nettissimo tu credimi.
Tu cmq non tieni conto delle migliorie che introdurrà AMD e quelle che
ci sono effettive sono sulla carta molto molto più performanti di quelle
Intel.


 clock*? Cos'hai la palla di cristallo? (notare palla).
In generale tra un processo produttivo e l'altro non è esagerato prevedere
innalzamenti di frequenza del 70%... in passato si è fatto anche molto di
più, ma pare che le gate-length non si possano più ridurre tanto come in
precedenza...


 evitare di tenerli troppo al caldo).
Interessante... non me ne intendo di elettronica, del resto... mah, vedremo
;).


 precedenza...
Sicuramente, lo facciamo già tra Palomino e thoroughbred, quello che mi
stupisce è che sa già come si comporterà il K8... E' questa la cosa
assurda... 


Sicuramente, lo facciamo 
lo facciamo? sei già diventato un ingegnere AMD? :)
--
Lawrence "Rhymes" Oluyede
rhy...@myself.com

 lo facciamo? sei già diventato un ingegnere AMD? :)
Magari... Parlavo di noi del NG...


Magari... Parlavo di noi del NG...
Ah ecco :)


e non è detto sia la più economica :-).
Si ma sempre meglio di quela proposta di quella Intel che esisteva fino a
un mese fa solo su carta, e presentato  all' IDF.
-- 
Sidewinder  
---------------------------------------------------------------------
IBM Advanced Systems Group -- a bunch of mindless jerks, who'll be first
against the wall when the revolution comes...
		-- with regrets to D. Adams
---------------------------------------------------------------------

 un mese fa solo su carta, e presentato  all' IDF.
    L'IDF serve solo a fare pubblicità e a vendere ciò che valgono le
cpu Intel, cioè aria... :-)
--
Enduring Freedom: Kabul&Kandahar are taken! - Come out, if you have
courage...

cpu (consumer) nuova di palla da contrapporre al P4.
Si potrebbe tirare il K7 ben + di quel che faranno...
-cache L2 con bus a 256 bit e 512 Kb (ricordi che miracoli hanno fatto
i 256 bit sui PIII? per i 512K, basta vedere NW vs Willie)
-latenza di L1 e L2 molto abbassata (altro punto debole del K7 contro
il P4)
-revisione della BPU (ti ricordo che quella dei K6 era addirittura
migliore... da questo punto di vista si potrebbe quindi fare qualcosa)
-implementazione delle SSE2 (e così tutte le ottimizzazioni intel...
:-) )
-bus a 333/400 MHz DDR (vista la mancanza di memorie PC2700, si
potrebbe ovviare con una soluzione dual channel tipo quella
dell'Nforce)
-sperare che si diffondano sistemi operativi home con supporto al dual
processor ;) (senza i quali, niente Hyperthreading per Intel... e
quindi il P4 si ritrova senza la sua carta migliore)
-Come ultima carta, una bus EV6 a 128 bit (anche se suppongo che
costerebbe abbastanza e soprattutto bisognerebbe cambiare le mobo...
ah ma dimenticavo che parliamo di AMD non di Intel, quindi non lo
faranno :P)
Il P4 ha ancora molto da dire, ma come vedi pure il K7 non scherza...
se hanno deciso di buttarsi così tanto sull'Hammer, penso che
l'abbiano fatto a ragion veduta.
Ah dimenticavo: il P4 ti sembra una scelta economica? :D Può darsi che
il K8 costicchi, ma le mobo saranno ben + economiche...
-- 
ZHELGADIS THE LIGHTBRINGER (ICQ 33134824)
Tessera #008 B.A.G., #000 DPPSJ, #013 B.A.T
"Il Grande Fratello? Non lo farei mai vedere ai miei figli."
(Giovanni Modina, direttore di Canale 5)

bene.
Probabilmente nel 64 bit IA64 andrà meglio, visto che non è
appesantito da un'architettura vecchia di 20 anni... ma bisognerà
vedere i prezzi, se con i soldi di un McKinley ti compri 8
Sledgehammer la situazione cambia ;)


Non mi consola la parità, visto che avrà problemi a salire di freq.
Ne hai visti girare molti per dirlo, vero? ;)


rispetto a quella che fa su nForce... 
Molto probabile visto che l'Athlon ora non la può sfruttare... non
vedrei male cmq un Nforce con possibilità di settare il clock delle
DDR a 133 e FSB a 166, visto che le PC2700 latitano...


sistema.
In che senso?
1 proc -> ha banda 1000 (tanto x dire)
2 proc -> ognuno ha banda 1500?


Intel, mano mano :-).
Perchè, AMD non ne introdurrà?


 2 proc -> ognuno ha banda 1500?
Piu` o meno. Considera che il banco di memoria non e` uno solo. Ogni CPU
ha il  proprio memory controller e  tutte le CPU sono  connesse tra loro
con il cHT. In pratica tramite il cHT la CPU potrebbe accedere ai banchi
di altre CPU, aumentando la banda a disposizione.
ciao
Kronos
-- 
Home: 
http://kronoz.cjb.net
Un apostolo vedendo Gesu` camminare sulle acque:
- Cazzo se e` buono 'sto fumo!!!

 faranno :P)
Bisognerebbe riprogettarlo, e non  sarebbe conveniente visto l'imminenza
degli  Hammer. Si  potrebbe  portarlo   a  200MHz  reali  (previsti  fin
dall'inizio).
ciao
Kronos
-- 
Home: 
http://kronoz.cjb.net
"La teoria e` quando sappiamo come funzionano le cose ma non funzionano.
 La pratica e` quando le cose funzionano ma non sappiamo perche`.
 Abbiamo unito la teoria e la pratica: le cose non funzionano piu` e non
 sappiamo il perche`." -- A. Einstein

 2 proc -> ognuno ha banda 1500?
Ognuno ha banda 2000, per la verità. Le latenze però non sono uniformi.


2 proc -> ognuno ha banda 1500?
architettura numa, ogni cpu ha la _sua_ memoria, piu' un bus
secondario che lo collega alla memoria degli altri processori (SGI nel
cc-numa usava un'architettura di condivisione dei bus memoria
organizzata a supercubo in modo che nel caso di un processore che
necessita accesso alla memoria residente su un processore "lontano"
sul bus le perdite di banda fossero il minimo possibile, Ibm con lo
Z-numa mi pare usasse una strategia simile - non ho idea quale sia la
soluzione specifica di amd)
quindi 
1 processore banda X
2 processori banda X*2 - (perdita in caso di dato non residente
localmente)
3 processori banda X*3 - (perdita in caso di dato non residente
localmente)
ecc...
questo almeno negli sledge che hanno un numero sufficiente di bus ldt
per una connessione numa completa, ai claw mancano i bus secondari per
l'accessor rapido a memoria non locale quindi bisogna far passare i
dati dal chipset.
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
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 il K8 costicchi, ma le mobo saranno ben + economiche...
Sanders nega, e anch'io penso che i costi saranno ammortizzati molto
presto...


 dati dal chipset.
Uhm? No no questo non mi risulta... i claw sono utilizzabili solo in
configurazione dual e una singola connessione c-HT è sufficiente per
accedere alla memoria dell'altro processore senza chip esterni. C'è poi
un'altra connessione HT (non coherent) dedicata al chipset, ma non ha nulla
a che vedere con il multiprocessing.


evidentemente.
Sbagli. Perche` AMD avrebbe dovuto ripercorrere gli errori di Intel?
Si devono creare piu` MHZ solo per scucire soldi ai clienti vendendo
macchine nuove che performano come le vecchie ?
Con Hammer AMD ha preso una strada totalmente nuova. Bassa latenza
sulla memoria, enorme larghezza di banda e scalabilita` in MP,  bus di
I/O a pacchetti e separato dal bus di memoria. Lo stesso bus e` in
grado di sostenere trasferimenti isocroni cosi come multipli
trasferimenti concorrenti. 
AMD fa tutto questo e sbaglia? SI cerca di dare qualita` ai clienti in
cambio dei loro soldi ed e` un errore? Capisco essere pro-Intel a
tutti i costi ma a tutto c'e` un limite nel negare i fatti.
Gabriele
Gabri, detto Mario... 
apga...@apattbi.net
 (take_away_ap)

la BBUL. Tutto ciò è ottimo, ma i limiti del bus condiviso rimangono...
Haha Intel va a chiedere a tutti gli sviluppatori di SW di riscrivere
gli applicativi per via di quel clustering assurdo fatto con i
chip-set 870 dove oltre a condividere la banda del bus, permettono di
avere piu` north bridges. Un processore che accede la memoria remota
deve passare almeno attraverso 3 chip-set. Cose disumane. Ovviamente
tutti devono ubbidire e riscrivere le applicazioni per usare al
massimo la memoria locale. Ma chi si credono di essere questi
incompetenti villani?


soluzione specifica di amd)
Volendo molto simile. Tieni pero` anche presente che nel nostro caso
esistono "multipath" per via del network che si viene a creare nel
cubo. La banda e` sempre ottima e cosi` pure la latenza.
Uno dei motivi per cui la ns latenza e` eccezionale e` che a
differenza di altri tutte le state machines (memory controller,
HyperTransport) sono ricavate da silicio di CPU e vanno alla stessa
velocita` della CPU. Una cosa e` attraversare un buffer di IO della
CPU , entrare in un chip-set che ti fa il NUMA, tale chip-set e`
cloccato magari a 200 MHZ ed uscire verso il link. Un altra e` non
avere un chip ed i buffers in mezzo, ed avere i gates attivi che
frullano a 2 GHZ o piu` . Siamo a livelli spaventosamente diversi ed
infatti non ci servono le tipiche ottimizzazioni SW sia OS sia
applicativi, dei sistemi NUMA (se si desidera avere il massimo delle
performances).
Ciao


NUMA? (What's this?)


 
Be dai... L'hanno spiegato ^_^. E' un tipo di architettura per chipset
che, da quel che ho capito, permette in soluzioni multiprocessore di far
accedere alla memoria degli altri processori. Ovviamente si parla di
connessione punto-punto altrimenti non ha senso parlarne visto che nei
bus condivisi si condivide tutto... <g> ^_^



Lo so' che è difficile scucirti una info simile, ma qual' è il livello
di latenza raggiunto rispetto agli Athlon a parità di clock ed in conf
single-cpu?
Mi basta una percentuale :-)
 
Ciao Mariop

 Be dai... L'hanno spiegato ^_^. E' un tipo di architettura per chipset
    FAQ, FAQ! :-)


 
Not Uniform Memory Access
Identifica tutte le architetture parallele in cui la memoria e' "sparsa"
tra i nodi di calcolo in modo trasparente per il software
(tutto lo spazio di memoria e' visibile alle singole cpu)
ma con diversi tempi e meccanismi di accesso per quel che
riguarda l'hardware.
Mentre con l'SMP "normale" le cpu condividono "tra pari" l'accesso
alla memoria (accesso uniforme alla memoria), con il NUMA
ogni cpu (o almeno alcune di esse) ha un accesso piu rapido
ad alcune sezioni di memoria e piu lento ad altre
(a cui invece altre cpu accedono piu velocemente).
Notare che non vengono prese in considerazione aree di memoria
"speciali" (tipo la ram video o le flash eprom del bios) visto
che per esse l'accesso e' si non uniforme (es: per la ram video
si passa sull'AGP, per le flash si usa un bus dati ad 8..16 bit)
ma non a causa dell'architettura di interconnessione tra le cpu.
L'architettura multiprocessore dei K8 e' praticamente
una NUMA "per esseri umani".
Considerato che i link hypertransport hanno una banda elevatissima
uno non deve preoccuparsi se conviene di piu mappare un certo dato
in ram "locale" oppure "esterna" accessibile tramite HT come invece
costringevano a fare le implementazioni NUMA precedenti dove
l'aggravio per accedere alla ram "esterna" era molto piu grande
(anche se credo sia lo stesso conveniente mappare le pagine di memoria
 "a sezioni alterne" in modo da ottenere prestazioni nel complesso
 maggiormente uniformi).
L. Micheletto

tutti i costi ma a tutto c'e` un limite nel negare i fatti.
Evidentemente lui, o è un troll, o vuole che tutte le schifezze
introdotte da Intel a suo tempo, quando servivano macchine
"economiche" per la massa, non vengano mai eliminate... probabilmente
oltre ad avere un Athlon a 1GHz, che gli serve solo per poter dire
"anch'io ho un AMD", ha anche tante azioni Intel, visto che non c'è
nessun motivo razionale per provare un tale desiderio di rimanere
attaccati al vecchio in questo modo.
Che poi quel noi devo ancora capire se è un plurale majestatis oppure
se lui crede veramente di poter parlare a nome di tutti...
Credo che in questi casi AMD dovrebbe premurarsi di ritirare la cpu
che è finita nelle mani sbagliate... ;-)
Saluti,
Mav
-- 
<==--------------=[::. Mav .::]=---------------==>
 
www9.brinkster.com/mav3rik
 | 
mav...@yahoo.com
  m[a]v @ 
irc.azzurra.org
    |     ICQ# 22579106
<==--------------------------------------------==>

bus condivisi si condivide tutto... <g> ^_^
Per la precisione NUMA = Non-Uniform Memory Access. Si differenzia
sostanzialmente dalle architetture UMA in quanto ogni CPU ha a
disposizione una certa quantità di ram, e ogni cpu può accedere a
quella delle altre ma naturalmente con una latenza superiore a quella
con cui accede alla ram locale. Nelle architetture UMA invece ogni CPU
accede alla RAM con la stessa latenza e non dispone di RAM locale.
A proposito... ho acquistato per il corso di Informatica 2 il libro di
Tanenbaum "Architettura dei Computer in Approccio Strutturato".
Leggendo le parti in cui parla di architetture NUMA, UMA, COMA etc...
porta degli interessanti esempi di supercomputer tipo i Cray...
ecco... ho avuto l'impressione che l'architettura degli Hammer e del
loro bus sia, come dire, fatta apposta per mettere insieme macchine
con un numero di nodi decisamente alto :-) Se poi consideriamo che
essendo il controller della ram è integrato sul die e che c'è pure il
CMP (nelle versioni high-level)... non è che AMD ha ambizioni MOLTO
alte per la propria CPU? ;-)
Che so... magari uscire dai server di alto livello e piazzarle pure
nei super computer (anche se usare x86 per una roba del genere pare un
po' una cazzata)... ho letto che sono state fatte macchine da 1TFlop e
con molti nodi pure coi PPro di Intel, quindi...
Scusate per il post visionario... :-P


 Scusate per il post visionario... :-P
Io invece la so diversamente... E non mi sembra cosi' visionario questo
post ^_^.
Sempre da una fonte certissima che preferisce rimanere anonima.


Sempre da una fonte certissima che preferisce rimanere anonima.
Uhm... mi dici in mail chi è questa famosa fonte? E come la sai tu?
:-)


secondario che lo collega alla memoria degli altri processori (SGI nel
Mi mancava questo pezzo... :-)
Che dici, aggiungere in FAQ qualcosa sul NUMA? (pregi difetti ecc...)


presto...
Si, ma nota il "può darsi" :)


Mi basta una percentuale :-)
Probabilmente abbiamo dato delle % allo scorso Microprocessor Forum.
Le ho ma non le posso dare senza prima essermi sincerato che siano
informazioni pubbliche. Quello che ti posso dire e` che la memoria
locale e` molto migliore mentre la remota non e` peggiore quindi il
worst case di hammer e` in pratica nei dintorni del best case attuale.
Bisogna poi tenere presente un altro fattore molto importante a cui
nessuno pensa mai. La latenza viene in genere calcolata come se si
acedesse al primo byte di una nuova pagina di memoria ma senza
considerare altro traffico in circolazione.
Nei sistemi  MP a singolo pool di memoria le probabilita` che si debba
attendere molti cicli in piu` del calcolato sono altissime.
Nei sistemi a singolo pool di memoria ed a bus-CPU  shared  sono
spaventose. Praticamente la memoria e` sempre presa da qualcuno e devi
attendere che finisca il suo ciclo.
Il grosso vantaggio in latenza di hammer, e` quindi grande in
soluzioni single P ma mostruoso in soluzioni MP in applicazioni reali
con sistema carico e continui trasferimenti da e per la memoria.


Che dici, aggiungere in FAQ qualcosa sul NUMA? (pregi difetti ecc...)
Non ho tempo (anche se e` una cosa che faccio normalmente per lavoro)
sto partendo per venire in EU (Cebit) e poi staro` in giro per il
mondo quasi un mese. Si trova TANTISSIMO su internet comunque, un
casino di roba bellissima da leggere. Scarta la parte dove si parla
degli svantaggi perche` hammer non li ha :-))


che è finita nelle mani sbagliate... ;-)
Gli daremo una coppia di P4 in cambio, giusto per non penalizzarlo in
prestazioni :-)))



con roba custom si puo' fare di tutto - per un certo periodo il
computer piu' potente al mondo e' stato una macchina con 9000
PentiumPro.
il problema e' realizzare queste cose con tecniche standard...
il design di hammer prometterebbe molto bene - la potenza-per-nodo e'
inferiore alle macchine top della concorrenza (pa8800, power4,
ultrasparkV ecc...) ma la bassissima latenza in mp massivo e il
relativamente basso costo per processore (considerando anche i costi
aggiunti di chipset ed interconnessione) permetterebbero di usare un
numero di cpu molto piu' elevate a pari costo complessivo (gestione
inclusa) pareggiando cosi' lo svantaggio... insomma, in teoria la cosa
e' molto interessante, vediamo come la mettono in pratica - piu' che
altro dal lato commerciale (per la serie, athlon e' _nato_ per il
multiprocessing -perche' investire sull'ev6 altrimenti?-, quanti anni
sono serviti prima che gli oem se ne fidassero abbastanza per mettere
in circolazione le macchine?)


Che dici, aggiungere in FAQ qualcosa sul NUMA? (pregi difetti ecc...)
fai un giro sul sito ibm, tempo fa ci trovai una serie di articoli su
numa (o almeno la loro implementazione) decisamente chiari ed
esaurienti...
ah, qualcuno piu' ferrato di me in "storia", secondo certe fonti la
prima implementazione pratica di architetture numa e' stata introdotta
da Intel con i 7xx - nessuno mi puo' confermare / smentire?


worst case di hammer e` in pratica nei dintorni del best case attuale.
Beh. Hai detto tutto e niente :-)
snip
Sono d'accordo su tutto, ma mi viene da pensare: gli Hammer sono
evidentemente nati come prodotti di fascia alta
Come farà Amd a farli costare poco per coprire l'entry level nel 2-3Q
2003, questa sarà la vera sfida.
Perchè è una sfida portare un sistema NUMA a costare poco.
Imho, ovviamente.
Ciao Mariop

degli svantaggi perche` hammer non li ha :-))
Chissà, il tuo parere mi sembra un po' di parte ;)))


esaurienti...
Ripeto... per conto mio ho imparato quanto mi basta al momento, lo
dicevo per le FAQ.


inclusa) pareggiando cosi' lo svantaggio... 
Tieni anche presente che HyperTransport 2 e` in fase di definizione.
QUando ci sara` permettera` ancora piu` traffico e quindi nodi.  ;-)


Imho, ovviamente.
Il core andra` ovunque: Fascia alta, bassa, supercomputers, portatili.
E` una questione di piattaforma. Certo che uno Sledgehammer non si
usera` in una macchina da 500 Euro. TI posso garantire comunque che la
soluzione puo` essere competitiva. In fondo un sistema desktop puo`
essere costituito da un solo South Bridge (con o senza grafica
integrata, il SB puo` avere l'AGP ) e dalla CPU. Il lay-out e` su 4
layers. Non c'e` da preoccuparsi, in un prossimo futuro tutti i
prodotti AMD saranno basati su Hammer e saranno competitivi.


Chissà, il tuo parere mi sembra un po' di parte ;)))
Apprezzo le faccine :-) ma e` la verita`. I sistemi NUMA hanno la
latenza tra processori  e memoria remota che e` troppo alta per
sfruttare al 100% le possibilita`. Hammer non ha qual tipo di latenza.


tra i primi 20/30 nella 500 list. Chi fa supercomputers oggi usa AMD.
Uh... puoi darmi qualche link a riguardo? L'argomento mi interessa
parecchio :-)


parecchio :-)
Vai sul sito AMD ci sono alcune press releases. Solo una minima parte
dei casi pero`. Uno interessante e` relativo al supercomputer NEC
acquistato da Mercedes Benz per fare le simulazioni di Crash Test.
Anche Fujitsu Siemens fa supercomputers del genere. Molte universita`
US li stanno usando as well.
Ciao


sfruttare al 100% le possibilita`. Hammer non ha qual tipo di latenza.
beh, a parte intel (*) anche tutti gli altri si stanno muovendo in
quella direzione direi, la strada l'ha aperta il progetto (chissa' se
lo vedremo mai in pratica) dei '364 con bus cpu-cpu dedicati e
controller ram integrato.
(*) non che non lo vogliano implementare pure loro, semplicemente
hanno accumulato troppi ritardi nella pura e semplice progettazione di
itanium / mckinley per poter mettere i team di sviluppo a lavorare su
nuovi bus piu' efficienti.


nuovi bus piu' efficienti.
La tua descrizione puo` essere condivisa ma aggiungerei che la loro
testardaggine ed il loro ego sono i veri responsabili. Peggio per
loro, moriranno di attitudine.
Ciao :-)
Gabriele
