Newsgroup: it.comp.hardware.cpu
Titolo: 3DNow! e KNI

ave a tutti.
 
  "We've heard from some ISVs that KNI is superior to 3DNow,"
   Swearingen said. "There's discussion on whether AMD intends
   to evolve 3DNow in that direction, and whether we might go
   there independently. One issue is that KNI may use 128-bit
   registers and some other things that you can't just adapt to with
   some simple pipeline changes. We are still looking into that."
questo e' il brano di una articolo del 10 agosto 
(URL 
http://www.techweb.com/se/directlink.cgi?EET19980810S0009
)
a parte altre cose che dice (chi parla e' un vicepresidente di Cyrix)
c'e questa affermazione che sembra dire che 
a)cyrix esce veramente con una cpu 3DNow! (cayenne allora cominciavo a 
   non crederci +))
b)che AMD sta studiando delle estensioni alle stesse.
  o almeno sta discutendo con altri about.. 
che poi Cyrix voglia fare un altro set.. anche con national alle spalle , 
duuubito... allora la discussione pare sia solo se implementare KNI in 
Jalapeno.. una specie di k7 direi.. o katmai  .. 
d'altra parte possibile che AMD si faccia (ri)beccare  scoperta?
dopo la fatica che ha fatto??? 
qualcuno dei iperinformed ne sa di piu'? 
spero di si.. sono molto  incuriosito:  l'orizzonte delle cpu si sta infoltendo e 
differenziando un bel po'.. meno male.. 
un'altra chicca dell'articolo e' che il jalapeno dovrebbe avere on chip
non solo cache L1, o L2 ma anche L3!!!!!!!!
E ANCHE IL NORTHBRIDGE..  mah.. sai come saranno contenti i costruttori di chipset.. 
eppoi magari anche la macchina del caffe'.. 
cmq data la fonte , la cosa va presa un po' sul serio.. se son rose..
avranno le spine..
ciao r.d.

non solo cache L1, o L2 ma anche L3!!!!!!!!
Stai facendo un po' di confusione: la cache L3 è costituita dalla quella
delle m/b che hanno una CPU con già in sè la cache L2, ad esempio il caso
del prossimo K6-3 (32 di 1°, 256 di 2°, e quella della m/b di 3°).
Ciao :-)
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                Saverio Miroddi
 
smir...@milazzo.peoples.it
Che cesso Windows 95...
... meno male che non l'ho pagato! ;-)
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del prossimo K6-3 (32 di 1°, 256 di 2°, e quella della m/b di 3°).
nel caso delle super 7 e' vero.. ma in questo caso.. 
riporto:
              While he would not be specific
              about Jalapeno's configuration, Bluhm said that large L2
              caches, and even on-chip L3s, may be in order as
              processors move beyond 500 MHz. Such cache
              organizations have in the past been used in the Alpha CPU
              family to good effect, even though they can increase die
              size enormously.
in effetti li' per li' era parso strano anche a me.. ma come vedi pare 
sia gia' stato usato in alpha.. e alpha VA BENE!!!
cmq l'articolo e' all'URL indicato.
ciao r.d.

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Conosco Bluhm molto bene, ci vediamo a Dallas o qui ogni 2/3 mesi. E`
una brava persona, ma garantisco, dategli un cappello da cowboy ed un
cavallo ed e` pronto a girare "Per un pugno di dollari"
Tutte queste affermazioni cowboyesche, sono seghe mentali, si possono
rilasciare dichiarazioni a bizzeffe e si puo` persino costruire tali
cpu, il problema e` costruirne tante, con rese dell' 80% e venderle.
Per venderne tante devono avere prezzi competitivi.
Cyrix non e` ancora riuscita a conquistare un solo grosso OEM a parte
qualche "uscita" con quel giocattolino del media GX. 
E` una ditta che ammiro molto, sia perche` ho molti amici che vi
lavorano, sia perche` si fa ammirare per quello che e` riuscita a fare
con pochi soldi.
Tali dichiarazioni non bastano pero` a garantire la messa in
produzione di un oggetto eccellente, che sia il giusto compromesso tra
costi, ricavi e performances.
Relativamente alle grosse cache, devo ricordare che i primi Alpha
avevano un Bus a 33 MHZ sincrono con il PCI. Per questo motivo senza
cache enormi sulla cpu non andavano avanti. Il fatto che ci sia una
L1, o 2 o 3 e` solo pura disquisizione tecnica sugli algoritmi
migliori di caching e sulle probabilita` statistiche di trovare il
dato. La Cache sul silico di cpu costa tanto, sempre.
Al contrario di forza bruta e dichiarazioni roboanti, servono le
architetture ben fatte, fluide con ambie bande passanti e senza colli
di bottiglia.
Per questo EV6 oggi e` il migliore modo per interfacciare una cpu.
EV6 gira in produzione a 125 MHZ doppio edge, garantendo 250 MHZ di
clock equivalente e 2 Gbyte/sec dibanda passante . Con simili approcci
e cache L2 su bus indipendenti, si ottengono i migliori compromessi di
cui parlavo prima. Intel ha molti difetti e lo slot 1 e` un aborto ma
non e` fatta di stupidi bensi` di persone di buon senso che sanno cosa
fanno. Se hanno scelto le soluzioni che hanno oggi, e` perche` erano i
migliori compromessi di costo, size, remunerativita`, ROI ecc.ecc non
perche` non potessero mettere 2 MByte di L2/L3 sul chip.
My two cents
Gabriele

clock equivalente e 2 Gbyte/sec dibanda passante . Con simili approcci
Come si chiama il bus del K7? Che differenze avrà con questo?
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