Newsgroup: it.comp.hardware.cpu
Titolo: Was: Bench deludenti... Aggiornamento.

Grazie a tutti quelli che hanno dato il loro
contributo suggerendo qualcosa di utile.
Mi dispiace un po' per le offese ricevute,
non pensavamo certo di voler fregare degli "ingenui
rimasti" con una configurazione cosi'.
Ovviamente non sara' mai in vendita un pc con questi
risultati.
Grazie anche al contributo dello staff di nvitalia
abbiamo rilevato, come molti mi avete detto,
che era la scheda video il punto debole, MA.
Con la geforce 2 gts 32 mb il bench balza a quasi
3300 punti (3 volte di piu'!)
Il punto su cui non riusciamo a trovare una soluzione
e' che quella scheda video "scandalosa" su un Celeron 900
fa un "bel" 1250 (sul p4 faceva 1050).
Ok che molti mi risponderete che il p4 1500 fa schifo, ma
converrete con me che c'e' qualcosa che non quadra se
fa 20% in meno rispetto ad un celeron 900.
P.S. Agp 4x attivo, Fw a sba disattivo, tutto e' ok, sono
state provate schede madri msi pro 2 e asus p4b-m,
chipset intel 845 in entrambi i casi, detonator 14.10 e det.xp,
windows me e windows xp, abbiamo fatto "qualunque" cosa.
Qualunque, tranne quella giusta, se c'e' ne una.
Qualcuno sa qualcosa su questo momentaneo "bug" del p4
o di queste schede madri ??
Manca un qualche driver o una qualche opzione ovvia di cui
ignoro l'esistenza ?
Grazie di nuovo a tutti...
::: Daniel

> Ok che molti mi risponderete che il p4 1500 fa schifo
Non il P4 NON fa schifo. Il problema sta nel fatto che hai scelto di usare
la normale memoria SDRAM al posto delle RIMM.

 fa 20% in meno rispetto ad un celeron 900.
A parte fare schifo (ehh...sì...sono un AMDista ^__^ ) devi sapere una cosa
sul P4.
A differenza degli Athlon, dei PIII e delle generazioni precedenti di CPU,
il P4 non esegue una istruzione intera per ciclo. Il P4 è progettato per
eseguire "molti cicli" di lavoro, ma fare poco lavoro per ciclo.
In pratica in ogni ciclo di clock il P4 nn esegue 1 istruzione ma 3/4 di
istruzione.
Ciò significa che il tuo P4 a 1500Mhz in realtà lavora a
1500x0.75=1125Mhz!!!!
Questa sì che si chiama "strategia commerciale".........brrraaavvvaaa
Intel.............
Ecco perchè un Athlon a 1200Mhz lo surclassa....
Con ciò non voglio dire che sia una CPU da buttare, ma sicuramente poco
valida se paragonata a quello che ti offre un Athlon (sia come prezzo, che
come prestazioni).
Ciao,
*L4z3R74*

 come prestazioni).
Anche io sono unm AMDista. Ho avuto un K5-PR133, un K6-2 3D 300Mhz ed infine
un Athlon 1,333Ghz !!!
Gli unici intel: 286 e 486 !!!
Come rapporto prestazioni P4 e' notevolmente peggio di Athlon e non solo
come costo del processore, ma anche di cio' che ci va dietro.
In sostanza consiglio a tutti AMD!!! (anche il Duron, perche' nonostante
oramai costi troppo poco in meno rispetto al Thund.)
Ad ogni modo un P4 15000Mhz e' un processore  veloce che va all'incirca come
un Athlon 1,2Ghz. Non e' un cattivo processore (se uno ha voglia di buttare
via soldi). Credo che questi bassi risultati rispetto ad un celeron 900 non
siano giustificati. Ok che usa SDRAM, ma da qui a dire che debba andare meno
di un celeron 900 (che pure usa SDRAM)!!!
A me sinceramente tutto questo resta inspiegabile!
Ricky
P.S. ah, sul P4 va detta una cosa..... per la compressione dei filamati va
davvero forte rispetto AMD. Ma sinceramente a me questo non interessa molto!

 istruzione.
Questa č la stonzata piů grossa che abbia mai sentito!
Tutti i moderni processori sono basati sul principio della PIPELINE che
consente cosě di fa eseguire una istruzione (o piů) per ogni clock.

 consente così di fa eseguire una istruzione (o più) per ogni clock.
Ma la pipeline non serve per eseguire più istruzioni su un dato o sbaglio???
Mi sa che qui le stronzate le dice qualcun altro..... ^___^
*L4z3R74*

Aggiungo...per iniziare (se te la cavi con l'inglese) leggi qui....
http://www.overclockers.com/tips634/
buona lettura ;-)))
*L4z3R74*

 fa 20% in meno rispetto ad un celeron 900.
Ammesso che il P4 1500 fa schifo.... non penso sia possibile
che vada piu` piano di un Celeron 900!!!
A rigor di logica.... dovreste provare stessa scheda video
e CPU su una i850, in modo da verificare se il problema
e` da imputare al chipset.
Forse i845 essendo un po' giovincello... non viene supportato
correttamente dal SO (??)
Comunque e` una gran "sola", altro che nuovo BX......
Ciao

 Ma la pipeline non serve per eseguire più istruzioni su un dato o
sbaglio???
Le pipeline servono per precaricare istruzioni e dati nella zona del die in
cui tali istruzioni e dati devono essere processati. Se in un ciclo di clock
non devo caricare i dati ed eseguire un'operazione, ma soltanto eseguire
un'operazione perché i dati sono stati già caricati, è chiaro che potrò
portare a termine più cicli di clock in un'unità di tempo, e quindi scalare
meglio di frequenza.
Saluti.
Uno Xelloss autodidatta.
--
+------------------------+------------------+
| \\//                   | Wilmer Ricciotti |
| //\\ e  l  l  o  s  s  | (da Ancona)      |
+------------------------+------------------+
| email: 
galawee...@galactica.it
       |
|   ICQ: 3233084                            |
|   IRC: Xelloss (@ AzzurraNet)             |
+-------------------------------------------+
| ATTENZIONE: l'indirizzo email cambierà in |
|             ottobre. Stay tuned.          |
+-------------------------------------------+

 Mi sa che qui le stronzate le dice qualcun altro..... ^___^
No.
In PIPELINE vengono caricate le istruzioni da eseguire.
La Pipeline è formata da vari stati, i più classici sono FETCH (prelievo
istruzione), ID (decodifica istruzione), EX (esecuzione operazioni
ALU), MEM (esecuzione istruzione con accesso alla memoria), WB (scrittura
sui registri macchina).
In ogni istante ogni istruzione si trova in un certo stadio della pipeline
(la pipeline la si può pensare come un grosso registro a scrorrimento). Una
volta riempita la pipeline, ad ogni clock entra una istruzione al primo
stadio ed esce una istruzione dalla pipeline. Ovviamente quelle intermedie
ad ogni clock avanzano di uno stadio. Una istruzione che esce dalla pipeline
significa che è stata eseguita.
Quindi salvo il transitorio iniziale (durante il quale viene riempita la
pipeline) ad ogni clock viene eseguita (cioè esce dalla pipeline) 1
istruzione.
Nei primi processori ("storici") NON dotati di pipeline tutte le varie fasi
erano non erano organizzate in pipeline, così NON era possibile eseguire 1
istruzione ad ogni clock, mente occorreva eseguire più clock per 1
istruzione.

> Uno Xelloss autodidatta.
Hai le idee un po' confuse... si vede che sei autodidatta.

 meglio di frequenza.
ooohhh...e qui ci siamo... ;-)))
*L4z3R74*

Volevo ulteriormente aggiungere che dal Pentium II in poi non solo è
possibile eseguire 1 istruzione per clock, ma ben più di una istruzione per
clock. In questo caso vi sono più di una unità di esecuzione ovvero per
semplificare è come se avessimo 2 o più pipeline in parallelo.

 *L4z3R74*
NON ci siamo per niente!
Se proprio vuoi saperlo, io studio ingegneria informatica è ho già dato
l'esame di Calcolatori Elettroni I

 istruzione.
Ohh...fin qui ci siamo.
Il fatto č che il P4 (per idealizzare) non restituisce un "dato elaborato"
per ciclo di clock, ma ne restituisce 3 ogni 4 cicli...
Negli Athlon, Duron, PIII, Celeron...etc..invece, c'č un rapporto 1/1 tra
Mhz (intesi come cicli al secondo) e "lavoro eseguito".
Hai dato un'occhiata al link che ti ho postato?
Inoltre, se avessi torto, come mi spieghi il fatto (innegabile) che un Tbird
1.2Ghz si comporta nella maggior parte dei casi meglio di un P4 1.5Ghz???
;-))
Ciao,
*L4z3R74*

 l'esame di Calcolatori Elettroni I
...se proprio vuoi saperlo, io sono un "quasi ing. elettronico" ed ho
momentaneamente sospeso per motivi economici.
I tuoi studi cmq  (ed i miei) non la dicono lunga...ne conosco parecchi di
neo-ingegneri che a malapena riescono a scrivere e-mail ^___^
Ciao,
*L4z3R74*

 per ciclo di clock, ma ne restituisce 3 ogni 4 cicli...
Il termine dato elaborato è sbagliato! Ciò che restituisce ad ogni clock è
una istruzione macchina.
E poi comunque dal Pentium II in poi vengono eseguite più di una istruzione
per clock grazie alla presenza di più di una unità di esecuzione (puoi
pensare di avere 2 o più pipeline in parallelo). Ovvero possono essere
eseguite in parallelo contemporaneamente più istruzioni.

ok...ok...ma rispondi alle altre domande ^__^
*L4z3R74*

 neo-ingegneri che a malapena riescono a scrivere e-mail ^___^
Sono tutte stronzate!!

 Sono tutte stronzate!!
...no, no...è triste ma è vero!!!!
Gente totalmente alienata sui libri, che messa di fronte alla realtà si
perde in un bicchier d'acqua!!!
Sei liberissimo di non crederci, ma ti assicuro che non dico stronzate...
:-\\\\

 Hai le idee un po' confuse... si vede che sei autodidatta.
Visto che sei un esperto, attendiamo tutti una tua bella spiegazione.
Non dubito che la mia spiegazione di cosa è una pipeline sia molto
riduttiva, del resto capisco nulla di elettronica, figuriamoci di
microelettronica.
E chiedo anche sinceramente scusa ma, date le mezze definizioni smozzicate
di una riga che ho letto, avrei dovuto essere un medium per indovinare che
ne sapevate molto più di me...
Saluti.
Uno Xelloss che preferisce non commentare (sono in torto anch'io, anche se
mi sento abbastanza irritato).


 Volevo ulteriormente aggiungere che dal Pentium II
Dal Pentium.
Saluti.


> Dal Pentium.
Si hai ragione è dal Pentium.

 la normale memoria SDRAM al posto delle RIMM.
I prezzi non li consideri?
Perchè un Celeron, Duron, Athlon con SDRAM compete col P4 con RIMM?
-- 
+ > Piersandro Guerrera <-> PaRRoT <-> 
par...@edengames.net
 <- +
| ------------------------------------------------------------ |
< Per informazioni, curiosità e news contattami o  vistita E.G >
+ > ICQ: 8372114 <--> Eden.Games - 
http://www.edengames.net
  < +

 l'esame di Calcolatori Elettroni I
Sai quanti laureati in informatica e/o in ingegneria informatica non 
sanno neanche come è fatto dentro un PC?
Sai quanti iscritti in informatica e/o ingegneria informatica (et 
similia) frequentano senza una base di informatica e/o di conoscenza su 
come funziona un PC?
E comunque... il P4 ha un vantaggio: ha delle pipeline + grandi.
Significa che è in grado di eseguire operazioni più complesse senza 
doverle suddividere in operazioni più piccole.
Risultato? Avendo pipeline + grandi arranca quando deve eseguirne tante 
piccole...


 Si hai ragione è dal Pentium.
Giusto per chiarire:
1) La pipeline c'era gia nei 286, ma lo stadio EX era suddiviso
   in due sotto-stadi (generazione indirizzo ed esecuzione
   vera e propria), l'istruzione piu rapida *sembrava* quindi
   venisse eseguita in due cicli.
   Stessa cosa per i 386.
2) Con il 486 il controllo delle dipendenze tra calcolo
   degli indirizzi ed esecuzione permette di eseguire
   molte piu istruzioni in un solo ciclo (eccetto
   quello piu complesse o quelle che hanno dipendenze
   con quelle immediatamente precedenti).
3) Con i Pentium viene introdotta la doppia pipeline
   DI ESECUZIONE (quella di fetch e decode e' singola
   e poi si "biforca").
4) Dal Pentium Pro in su viene introdotta l'esecuzione
   fuori ordine, significa che gli stadi di fetch e decode
   "pompano" istruzioni decodificate in un buffer di riordino
   insieme ai loro "risultati parziali", gli elementi
   sui buffer di riordino passano una o piu volte sulle
   unita di esecuzione e poi vengono "ritirati" (ne viene
   completata l'esecuzione) in modo da mantenere l'ordine
   logico (in altre parole la "pipeline biforcuta" dei Pentium
   e' diventata una multi-pipeline con ricircolo ed altre
   cosucce che permettono un miglior parallelismo).
5) Con il P4 viene fatto un passo in piu, sparisce
   la "vecchia" code cache L1 (che contiene "solo"
   codice binario del programma); gli stadi di
   fetch e decode caricano istruzioni dalla L2
   e caricano sulla trace cache le "micro/macro-istruzioni"
   corrispondenti con opportuni tag (in pratica
   quello che prima finiva sul buffer di riordino
   ora finisce "pronto all'uso" in trace-cache in modo da poter
   essere riutilizzato senza venir ripetutamente
   decodificato ogni volta come succedeva con le cpu precedenti).
Il problema del P4 non e' tanto la pipeline "lunga"
(in realta ha tante mini-pipeline disaccoppiate il piu possibile)
quanto il fatto che per farlo salire di clock e di prestazioni
hanno reso multi-ciclo l'esecuzione di alcune istruzioni
che prima venivano eseguite con un passaggio di un singolo ciclo
nelle unita di esecuzione (la cosa ha senso perche in questo modo
tali unita possono funzionare a clock piu elevato.
Sempre per farlo salire di clock hanno pure ridotto le L1 (e pure questo
a clock "bassi" diventa un problema).
Un altro problema e' il P4 e' stato ottimizzato
per sistemi con una banda da/verso la memoria molto elevata
(il doppio bus RIMM degli i850) e quindi e' piu "sprecone"
nel senso che fa prefetch speculativi facendo affidamento
su un certo transfert rate minimo, quando viene impiegato
con un sistema piu lento (il singolo bus SDR degli i845)
la cosa si paga con una ulteriore penalizzazione.
Mettendo insieme le tre cose si ottengono a volte risultati
imbarazzanti, specialmente con codice ancora ottimizzato
per Pentium o al massimo per Pentium III.
L. Micheletto

 piccole...
Mi sa che non hai capito nulla sulle Pipeline...

 elettronica è molto sottile... non c'è quasi differenza.
Ho detto: 
--
Sai quanti laureati in informatica e/o in ingegneria informatica non 
sanno neanche come è fatto dentro un PC?
Sai quanti iscritti in informatica e/o ingegneria informatica (et 
similia) frequentano senza una base di informatica e/o di conoscenza su 
come funziona un PC?
--
Ovvero che c'è TAAAAAAAAAAAAAAANTA gente che pur frequentando corsi del 
genere non sa un caaaaaaaaaazzzzzzzzzzo


 Ingegneria informatica non è soltanto programmazione, anzi è molto di più!
Non diciamo st**nzate!
Sono entrambe facolta' dure. Non cadiamo su queste banalita'!
Teoricamente con informatica impari meglio a programmare e con
ing.informatica dovresti imparare meglio a progettare componenti dei
calcolatori. (una e' piu' verso il software, una e' piu' verso l'hardware)
In realta' ho molti amici ing.inf. che non saprebbero mai progettare nulla
di serio. Questo e' un problema di TUTTE le facolta' di ing. in Italia.
Sta a te, alla tua bravura ed alla tua voglia di imparare OLTRE. Solo in
questo modo sarai competitivo e potrai fare lavori degni di un ing. (e non
mettersi a fare siti web come fanno molti o ad amministrare reti e server
;-)
La stessa cosa vale + o - per informatica.
Ricky

 Sta a te, alla tua bravura ed alla tua voglia di imparare OLTRE.
Appunto. La laurea non fa il monaco ;o)



molto piacere - maurizio mugelli.
e ora che ci siamo presentati potremmo sapere di cosa vorresti
illuminarci con cotali interventi cotanto esaustivi e logorroici?
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
[WARNING!: togliete _nessuno_ per rispondere]
    Time may change me
    But I can't trace time

l'esame di Calcolatori Elettroni I
E te vanti? :-)
Sim

;-))
Io penso che al di la' delle tecniche di pipeline, esecuzione fuori ordine,
ecc.. (che comunque si dovrebbero sapere) alla fin fin quello che a noi,
che non siamo proggettisti Intel, occorre sapere e' il rapporto prestazioni/MHz,
che personalmente lo definisco efficienza, ma so che qualcuno potrebbe
anche non star bene. Al di la' di questo dai numerosi bench e informazioni
reperibili in rete, appare evidente che con l'odierno codice (e con quello
futuro? Mistero!) il PIV ha un'efficienza non dico peggiore del P3, ma non
certo di tanto piu' alta. E qui secondo me c'e' qualcosa che non quadra.
In generale, come spero saprete, c'erano sostanzialmente due strade
per rendere piu' performante una CPU.
a) Aumentare il clock b) Renderla piu' effiente, migliorare il microcodice.
Con il punto a) ci si mette una temporanea pezza, l'architettura rimane.
Con la b) invece si spende di piu' in investimenti/ricerca/sviluppo ma i
risultati rimangono costanti (ricordate la legge di.. mi pare Moore?)
Fin ad adesso Intel ha sempre adottato la strada a) fin dove poteva, ma
ripiegando sulla b) quando c'era da migliorare qualcosa. In particolare
dall'ultima CPU decente che ha fatto (PPro) credo fondamentalmente
che ntel abbia fatto piu' "restyling" delle sue CPU.  Fino al PIV, con il
quale ha addottato nuovi accorgimenti (al di la' della storia delle rdram,
la cpu di per se e' piu' innovativa di quelle presentate dopo il PPro). 
Il problema, secondo me, e' che quello pensato per addottare la soluzione
b) di cui parlavo prima.
Infatti abbiamo visto che l'efficienza (per come la definisco io) della nuova
cpu Intel e' pessima, e oltretutto questa te la fanno pagare pure cara.
Ok, anche il marketing vale molto, e dire che una CPU va a 1.8 e rotti
GHz ammetto che fa figo, ma se poi devo sborsare chissa' quanto per
averla e mi ritrovo le stesse prestazioni di chi va a 1.3Ghz e spende
quasi la meta'... 'nsomma... Secondo me Intel e' alle strette, e questo
lo si sapeva, ma non sara' certo il suo PIV a salvarla, anzi i suoi chipset
la stanno facendo naufragare ancora di piu'. Devono inventarsi qualcosa,
o semplicemente diminuire i prezzi.
Se poi vogliamo parlare di tecnica, ben venga, ma preferisco essere
sicuro con la sciabola, prima di iniziare qualcosa col fioretto.
Simone

senza averlo capito fino in fondo. Ti ricordo inoltre che chi fa ingegneria
Mah io posso solo dire che un amico a cui mancano 5 esami a finire
ingegneria eletronica a pisa, è la barzelletta di noi per quanto
riguarda gli apparecchi elettronici.
Quando comperò il telefonino (un anno fa) ritorno al negozio a
protestare perchè la sim-card non gli entrava nel alcatel troppo
piccolo!!! 
Non aveva intuito che il francobollino si staccava :-))))))))))))
Se volete continuo :-)
-- 
Stefano Whitemount Lucchini
slu...@bigfoot.com
http://www.geocities.com/Yosemite/Trails/7740/sci.html

cpu Intel e' pessima, e oltretutto questa te la fanno pagare pure cara.
questo lo sappiamo bene perche' - e' una cpu incompleta - hanno dovuto
ridurre drasticamente la cache rispetto al progetto iniziale e
moltissime componenti (la alu dual pumped, il register renaming per
smt ecc..) sono disabilitati.
il tutto per i casini di management delle risorse (umane e
finanziarie) intel, non per colpa dei progettisti (che possono fare
ben poco se, di punto in bianco, si vedono i 3/4 del team presi e
spostati verso altri progetti)
apettiamo northwood, sperando che non si inventino idee strane...


 genere non sa un caaaaaaaaaazzzzzzzzzzo
Un conto è frequentare... Un conto è passare l'esame! Io volevo dire che ad
ingneria informatica/elettronica, per passare un esame ne devi sapere a
pacchi!!!

pacchi!!!
Scherzandoci un po' sopra, come disse quello...
	E = m * c^2
Quindi Esame = memoria * culo^2
:-)
Sim

 sanno neanche come è fatto dentro un PC?
Consentimi di dissentire.
Ad Informatica ci sono tre esami di "Architettura degli elaboratori". Anche
se dopo averli passati tutti e tre uno studente ne sa molto meno di Maurizio
Mugelli (che si mantiene sempre aggiornatissimo), questo non significa che
non sappia nulla di nulla sull'hardware.
Questa idea secondo cui un informatico sa soltanto la teoria e non sa niente
della pratica è una idiozia, anche se poi Informatica contiene anche molti
(forse troppi...) corsi di Matematica.
mARCOs

 di clock!
Con più pipeline in parallelo.
Infatti nel Penitium la pipeline è in pratica formata da 2 pipeline in
parallelo.

 parallelo.

(forse troppi...) corsi di Matematica.
No, l'informatico ne sa di informatica. Punto. Non ne sa di pc, che e' diverso.
O, se ne sa, e' per interessa personale.
Il succo sta proprio li'...
Simone

parallelo.
poche, direi.
avere soltanto due pipes per fare tutto gli fa calare leggermente le
latenze complessive, ma il costo di un flush e' terrificante (e con la
minuscola cache dei modelli odierni i flush saltano fuori
continuamente - come ho gia' detto altre volte il fatto che willy
abbia risultati tanto buoni nonostante passi quasi tutto il suo tempo
in stallo vuol dire che quelle unita' elaborative di dati ne macinano
veramente tanti quando gli arrivano...)


 Il succo sta proprio li'...
Beh, Simone, dipende da cosa intendi.
Di sicuro non sa nulla su tutti i temi cari agli smanettoni (a cominciare
dall'overclock) ma mi rifiuto di credere che la stragrande maggioranza degli
informatici non sappia che dentro in PC c'è un disco rigido.
Cmq, non mi sembra un gran problema il fatto che un informatico non sia un
esperto di hardware. Sono semplicemente due "mestieri" diversi.
mARCOs.

esperto di hardware. Sono semplicemente due "mestieri" diversi.
Io la vedo in un modo un pelo diverso. Secondo me devi sapere
cosa c'e' sotto, per lavorare con piu' coscenza, con piu' consapevolezza.
E sapere anche se qualcosa si pianta dove andare a mettere le mani.
O no? :-)
Simone

 mARCOs.
Se intendi un laureato di informatica allora sono daccordo con te, mentre se
intendi un Ingegnere Informatico allora NON è vero! C'è moltissima
differenza fra una laurea in informatica e una laurea in ingegneria
informatica, non confondiamo le due cose!

 mARCOs
La letteratura sull'argomento considera le pipeline formate da piů pipeline
in parallelo come 1 pipeline. Ovvero col termine pipeline si intende anchč
le pipeline con un parallelismo maggiore di 1.

 O no? :-)
Gia`, ma quello che ti da l'Universita` non e` il sapere dove
mettere le mani, ma l'essere in grado di capire (rapidamente)
dove e come mettere le mani.
Mi spiego: la tecnologia evolve troppo rapidamente perche`
sia possibile insegnarla tutta ed anche quella recente.
Cosi` quello che viene insegnato e` come "imparare" rapidamente
a capire le nuove cose (e le vecchie).
In teoria un ing. (qualunque) dovrebbe essere in grado di
prendere "il manuale" (qualunque) ed in poco tempo poter
metter le mani in modo opportuno dove interessa.
Tutto qua, nessuna conoscenza, se non la capacita` di
imparare rapidamente (dove applicabile, ovviamente).
Inoltre l'Universita` _non_ da la "volonta`" di imparare :-)
bye,
-- 
  Piergiorgio Sartor

 wrote in message
3baa625...@news.libero.it...


 Se intendi un laureato di informatica allora sono daccordo con te,
Sisisi, dicevo proprio un Informatico "puro"!
mARCOs.

Sono piů o meno d'accordo ma non credo che un informatico debba sapere
Allora chi la deve sapere? Il pusher di fiducia? :-)
Secondo me dovrebbe sapere _anche_ quello.
Simone

 wrote in message
3bab81f...@news.libero.it...


 a capire le nuove cose (e le vecchie).
Sono pienamente daccordo con te! O meglio non è questione di essere daccordo
è semplicemente la realtà.

 meglio di frequenza.
Ti devo bacchettare sta volta xelloss....una pipeline è tuttaltro.
inpratica te operazioni vengono divise in micro passi, ognuno dei quali per
essere eseguito utilizza un modulo del processore che negli alti passi non
viene usato
ciò vuol dire che si possono tenere occuppati ( in linea teorica) tutti i
moduli del processore tutto il tempo, invece di dover aspettare che u
nioperazione termini per eseguire la successiva, si pùo iniziare la
successiva non appena la prima ha completato il primo dei suoi micro passi ,
xche il primo modulo del processore è così dinuovo disponibile e viene
subito utilizzato per il primo dei micropassi della seconda
operazione.(questo con mille semplificazioni rispetto alla realtà, in realtà
accade anche che occorre svuotare la pipeline oppure interromperne il
flusso)
quella che descrivi tu è più simile a una cache istruzioni che a una
pipeline.

 piccole...
non ha proprio alcun senso questa affermazione.
daccordo ci potrebbero essere operazioni che impegano più passi rispetto ad
altre per completarsi ma il presupposto base per la progettazione di una
pipeline è avere operazioni che eseguono pressapoco nel medesimo numero di
passi...

> Appunto. La laurea non fa il monaco ;o)
mi vien da ridere, xche vedendo che non sapete un cazzo sull'argomento
pipeline vi mettete a parlar d'altro :)

 pipeline vi mettete a parlar d'altro :)
Rispondi a diversi messaggi con mesi di ritardo e non sei neanche capace 
di fare un quoting decente per far capire chi sia il mittente...
Mi sa che almeno a me viene da ridere per l'ignoranza di uno che non sa 
neanche come si viva su Usenet.
-- 
+ > Piersandro Guerrera <-> PaRRoT <-> 
par...@edengames.net
 <- +
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+ > ICQ: 8372114 <--> Eden.Games - 
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