Newsgroup: it.comp.hardware.cpu
Titolo: "... E se non avessimo capito nulla del P4? " Interessante discussione

Ciao a tutti,
ho trovato una interessante discussione sul forum di Hardware
Upgrade...
http://forum.hwupgrade.it/showthread.php?s=&threadid=605905&perpage=20&highlight=trace%20cache&pagenumber=1
Il messaggio inizia cosi':
<<Fin oggi abbiamo pensato al p4 come un processore dalla frequenza
elevatissima e dall'efficienza interna un po' carente. 
E se fosse invece un processore con un efficienza molto superiore a
quello che immaginiamo e con un clock doppio fronte? 
Pensateci un attimo, tutta l'architettura del P4 dalla sua uscita
lascia pensare ad un pesante investimento sulle tecnologie che
sfruttano i bus multi fronte: bus AGTL+ sostituito in favore di questo
400,533,800 Mhz QDR e anche le due ALU cloccate "al doppio" rispetto
al resto della CPU....>>

compensa sdoppiando artificiosamente la CPU in due.
errr... ho come la vaga sensazione che l'autore del post non abbia ben
chiaro il significato di "pipeline" o su come funzioni la suddivisione
in stadi delle stesse...
--
    (iao!!oai)                                    (ICQ: 10860566)
    //.aurizio
[WARNING!: togliete _nessuno_ per rispondere]
    Il segreto per essere considerato un creativo sta nel non fare
    mai riconoscere le proprie fonti [A. Einstein]

 
Err...
Che e' cannato ci sono ma come sarebbe di preciso il ragionamento 
corretto?
In teoria ad ogni ciclo di clock corrisponde un passo nella pipeline o 
qualcosa del genere giusto?
-- 
To start press any key... Where's the any key?

 wrote in message 
news:f8tn109r7ftkun97n...@4ax.com...

Infatti si diceva proprio che la ALU del Prescott sarà cloccata normalmente. 
Insomma, sta discussione lascia il tempo che trova.
-- 
Samuele Ruggieri
Associate Expert
Expert Zone - 
www.microsoft.com/windowsxp/expertzone

> bus AGTL+ sostituito in favore di questo 400,533,800 Mhz QDR
Veramente non è stato sostituito, è sempre il vecchio cesso di AGTL+ (usato
fin dal Pentium Pro per quanto ne so io, anche se prima non aveva la A),
solo che funziona come l'AGP 4x; in questo modo diventa abbastanza ampio per
1 processore, ma già con 2 ritorna un collo di bottiglia.
-- 
ColdShine
"L'esperienza è un'insegnante severa: prima ci esamina e solo dopo ci fa
lezione."
 - legge di Vernon Sanders

 qualcosa del genere giusto?
Qua si va a parlare di sistemi digitali e della differenza tra
circuiti combinatori e circuiti sequenziali.
La pipeline potrebbe essere tranquillamente rifatta da capo come un
unico grosso circuito combinatorio (ovvero che fa tutto in un botto
solo, senza pause) il problema e` che mentre esegue un calcolo non
puo` fare altro perche` se cambio lo stato degli ingressi allora
questo cambiamento si propaga su tutta la pipeline. Inoltre se rendo
troppo veloce il clock rischio di scardinare le temporizzazione e di
far cambiare gli stati in ingresso prima che venga calcolato lo stato
finale. 
Allora quale e` la soluzione? Piazzo delle piccole memorie tra stati
atomici della pipeline (tipo uno stato sommatore, uno moltiplicatore,
uno che carica, uno che salva il risultato e via dicendo). Cosi`
facendo ottengo il vantaggio che anche se cambio gli stati iniziali
velocemente ho delle memorie intermedie (che memorizzano il dato
attuale per usarlo nel ciclo successivo, piccole memorie FIFO con 2 o
piu` celle) che mantengono lo stato delle uscite dello stadio
interessato per rilasciarlo il ciclo dopo allo stadio successivo.
In questo modo invece che dover aspettare che tutto il circuito
combinatorio abbia terminato il calcolo basta aspettare che un singolo
stadio abbia terminato. Inoltre, vantaggio molto piu` importante,
posso far partire piu` calcoli in sequenza, prima ancora che sia
uscito il risultato del primo input.
Considerata l'importanza VITALE e CENTRALE all'interno del processore
della pipeline, soprattutto pensando alle sincronizzazioni delle
memorie e degli altri circuiti, si capisce che la frequenza non puo`
essere "moltiplicata x2" rispetto al resto del processore... Puo`
essere invece che l'intero processore lavori su due fronti di clock
(anche se la vedo strana), pero` cambierebbe poco sarebbe comunque al
doppio della frequenza reale (lo stress resta comunque identico per i
circuiti).
In pratica, la pipeline non e` certo il problema dei processori
moderni.
-- 
Valentino Volonghi, Regia SpA, Milan
Linux User #310274, Gentoo Proud User

Stavo testando la stabilita' del mio orologio da polso overcloccato 
quando Valentino Volonghi aka Dialtone attrasse la mia attenzione 
dicendo...
cut
Mannaggia se ci fossi stato tu a isegnarmi architettura degli 
elaboratori magari l'avrei passato quell'esame -__-
Grazie, sei stato chirissimo.
