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Titolo: problema transistor nmos-cmos

ci sono 4 mosfet collegati in serie.
il source del primo è collegato ad un potenziale V0.
il drain dell'ultimo è collegato a massa.
i primi 2 mosfet sono pmos gli altri due nmos.
Ora collegate il gate del primo a quello del quarto transistor e fateci
entrare un segnale V1
Infine collegate il gate del secondo e del terzo e fateci entrare un segnale
V2.
prelevate il segnale di uscita X tra il drain del secondo ed il source del
terzo.
trovare la tabella di verità di X per i valori  "on" "off" di V1 e V2 (in
logica POSITIVA)
A me viene che per (V1=1,V2=1 X=massa) (V1=0,V2=0 X=VO)
mentre ho qualche perplessità sui due casi in cui V1 e V2 sono discordi!
infatti X non è collegato a V0 ne alla massa;
bisogna considerarlo comunque come se fosse a massa?
Se così fosse questa sarebbe una porta NOR! Ma allora che bisogno c'è di
mettere gli nmos in parallalo nella porta nor "standard"?
grazie

 ci sono 4 mosfet collegati in serie.
[CUT]
Descritta cosi la struttura della porta logica non risulta completamente
complementare. Per realizzare una porta cmos la rete di pull-down deve
essere la duale della rete di pull-up ovvero (semplficando un po' le cose)
se la rete di pull-down è costituita da due n-mos in serie la rete di
pull-up deve essere costituita da due p-mos in parallelo con i source
collegati all'alimentazione e   l'uscita sul drain.
Con questa configurazione l'uscita va all'alimentazione (uno logico) quando
almeno uno dei p-mos entra in conduzione ovvero (dato che i p-mos sono
sensibili ai segnali di ingresso bassi) se almeno uno dei due ingressi sta
allo zero logico (nei circuiti cmos significa a potenziale prossimo a quello
della massa del circuito). In questo caso la porta logica si comporta
effettivamente come una porta NOR
Il motivo per cui la struttura di una porta cmos  comprende le due reti
complementari (pull-up e pull-down) sta nelle migliori prestazioni (in
termini di swing logico, reiezione di rumore, dissipazione di potenza
statica,ecc) che si ottengono con una struttura cmos rispetto a una
struttura n-mos con carico resistivo o con una struttura pseudo n-mos a
carico attivo, inoltre con l'architettura cmos è possibile rigenerare fronti
e livelli del segnale logico evitando cosi che le sue caratteristiche
degradino durante la propagazione nel circuito.
Tutto questo viene ottenuto al prezzo di una maggiore complessità del
processo di fabbricazione di una maggior area occupata sul silicio (il
numero di transistori raddoppia rispetto alle altre tecnologie cui accennavo
prima).
Nonostante ciò le prestazioni che si ottengono con questo tipo di circuiti
sono tali che se si escludono applicazioni particolari in cui fa premio la
maggior transconduttanza dei bjt a parità di corrente di polarizzazione
oppure in cui sono richieste frequenze di operazione particolarmente elevate
(es. dell'ordine dei Ghz, ottenibili con transistori al GaAs) la gran parte
dei circuiti digitali sono realizzati in tecnologia cmos

 grazie
NOn ho capito molto bene la struttura, a parte
che dovrebbe essere il source del nmos a massa (?)
Se cosi' fosse e se ho capito bene la struttura
per ingressi discordi dovresti avere uno stato
ad alta impedenza. (la stessa cosa la ottieni
con un invertitore classico + dei pass transistor,
ma non guadagni in numero di transistor).
La sola differenza che vedo qui e' che nel caso
di una transizione passi necessariamente per Z
(alta impedenza) cosa che non ottieni nella
inverter+pass.
Forse il vantaggio e' che durante le transizioni
non hai mai cross conduzione...
Ma non sono sicuro di aver capito bene la struttura.
Magari con un disegnino...
&
-- 
Posted via Mailgate.ORG Server - 
http://www.Mailgate.ORG

                                                         X
                                                         |
                                                         |
V0----(S)Pmos(D)----(S)Pmos(D)----(S)Nmos(D)----(S)Nmoss(D)----massa
                 (G)                   (G)                    (G)
(G)
                   |                        |----------------|
|
                   |                                      v2
|
                   |
|
                   |---------------------------------------------------|
                   |v1
questo è lo schema del circuito. Il mio dubbio era:
1)sapere cosa dovevo mettere nella tabella della verità della funzione X
rispetto a v1 e v2 quando questi sono discordi
la mia tabella della verità è:
v1   v2     X
0      0      1(V0)
0      1       Alta impedenza (posso considerarlo come uno stato logico
"0"?)
1      0                                         idem
1      1      0(massa)
2) La funzione realizzata è comunque un NOR o i stati ad "alta impedenza"
devono essere evitati scartati nella realizzazione di porte logiche?Se così
fosse il circuito dell'esame non rappresenterebbe nessuna funzione logica
"corretta" possibilità che era "concessa" dal testo dell'esercizio (infatti
diceva, ...." quale è la funzione logica eventualmente prodotta dal
circuito?"
3) se si allora perchè su tutti i libri è riportata la sola porta logica
Cmos con i 2 Pmos in serie e i 2 Nmos in parallalo?
Grazie.


Lo schema mi lascia un po' perplesso: innanzitutto l'uscita x sta sui drain
dei transistori.  In un mos il terminale che si comporta da drain è
detereminato dalla connessione al circuito. Infatti essendo il dispositivo
perfettamente simmetrico, nel caso di transistore a canale n il morsetto di
drain sarà quello collegato al nodo a più alto potenziale mentre nel caso di
un transistore a canale p sarà quello collegato al nodo a potenziale più
basso.
Anche cosi la porta _non_ è una porta cmos infatti in una porta cmos deve
sempre esistere un canale conduttivo o verso l'alimentazione o verso massa e
l 'uscita non può mai portarsi in uno stato di alta impedenza (che non
corrisponde ad uno zero logico!)
La "tabella di verità" credo che sia:
V1=1, V2=1  X=0
V1=1, V2=0, X=Z
V1=0, V2=1, X=Z
V1=0, V2=0, X=1
che non realizza alcuna funzione logica per la presenza dei due stati ad
alta impedenza
Marco

 Grazie.
Non credo di averti aiutato molto, comunque prova su altri NG.
Forse questo non e' il piu' adatto per questo genere di problemi.
&

 (i Drain sono quelli senza freccetta).
Ma i mos integrati non sono simmetrici per costruzione? Drain e source 
sono definiti dai potenziali applicati, non dalla costruzione (o dal 
simbolo).
-- 
Franco
Wovon man nicht sprechen kann, darüber muß man schweigen.
(L. Wittgenstein)


Infatti. Le diffusioni di source e drain hanno lo stesso drogaggio e la
stessa estensione, anche perchè di solito vengono realizzate insieme in un
unico step del processo tecnologico in modo da poter utilizzare un'unica
maschera (vd. processi autoallineanti)
Marco

 simbolo).
Si', ma il problema e' che il source e' generalmente
connesso al bulk quindi in realta' la simmetria va a
farsi benedire.
&
--------------------------------
Inviato via 
http://arianna.libero.it/usenet/

 maschera (vd. processi autoallineanti)
Questo pero' non c'entra col discorso source-drain.
SPiego meglio quello che intendo (nella precedente
mail in effetti non sono stato chiaro).
I MOS effettivamente sono simmetrici, in teoria.
Quindi la definizione di source e drain si riferisce
al collegamento. Per gli NMOS il source e' quello
a potenziale piu basso per definizione. Ecco perche'
quando nella mail iniziale si diceva il drain del
NMOS a massa mi suonava strano: il source doveva
essere a potenziale ancora piu' basso e questa e'
decisamente una situazione non-standard (comunque
in tecnologia MOS analogica si puo' verificare
tranquillamente).
Quello che tu dici sulle maschere e' corretto,
pero' tieni conto che in genere nella tecnologia
CMOS digitale i source sono sempre connessi alle
well (o al substrato). Questo viene fatto con le
stesse maschere che definiscono source e drain
per il dispositivo complementare, ad esempio,
nelle impiantazioni source e drain per un mos N,
viene fatta accanto al source una impiantazione
P (usando la maschera per il source e drain P).
Lo stesso per l'altro tipo di transistor. Poi
in fase di metallizzazione queste 2 zone saranno
messe a contatto. In questo caso il source e'
sempre al potenziale del bulk (sia esso la well o il
substrato).
Questo perche' il bulk deve essere sempre collegato
al potenziale piu' positivo (se PMOS) o piu'negativo
(se NMOS).
In questo caso i MOS perdono la loro simmetria.
Nel digitale tutti i MOS sono collegati al potenziale
piu' basso. In analogico puo' succedere il caso
in cui si vuole che bulk e source siano collegati
(per avere Vbs=0 e non avere effetto body) ma allo
stesso tempo il source non e' a potenziale piu' basso.
E' lo stesso caso che si potrebbe verificare nel
circuito proposto dal nostro amico. I due MOS
centrali hanno i source che non sono a potenziale
piu' basso, e in logica standard hanno una Vbs non
ugale a zero. Per il digitale non e' un problema.
Per l'analogico si ovvia polarizzando la well separatamente,
ma in un processo single well non e' possibile perche'
uno dei due tipi di MOS e' costruito sul substrato
qunidi ha una unica gigantesca well (se si vuole).
Allora come minimo un processo double well.
A quanto mi risulta le fonderie che conosco sono
restie ad usare processi double well per il digitale.
Poi ci sarebbe la questione dei MOS LDD (lightly doped
drain) in cui c'e' una zone debolmente drogata al
drain e questo potrebbe gia' rompere la simmetria del MOS,
pero' non mi ricordo bene se lo stesso impianto e' fatto
anche al source. Probabilmente si', ma non sono sicuro.
In ogni caso gli spacer mi pare che siano anche al source.
Se ti interessano queste cose mi permetto di consigliarti
il libro di Roy Alan Hastings "The Art of Analog Layout",
praticamente indispensabile per che voglia fare del
design. IMHO e' molto piu' completo del classico di
Dan Klein (che comunque non conosco bene ma ho solo
sfogliato).
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