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Titolo: Centrino VS Rendering in MPEG

Qualcuno di voi ha usato un portatile centrino ( pref. ultima generazione 
con cache da 2Mbyte ) per fare il rendering di un file in mpeg partendo da 
un avi non compresso estratto da una casetta mini dv ?
Saluti
GazziNet


No, ma essendo l'architettura della cpu relativamente simile ai PIII,
in questi campi non ha la stessa efficienza presente nei sistemi con
cpu P4...

 cpu P4...
Mi sà strano visto che alla fine il processore in sè è chiamato anche p4M ?
Saluti
GAzziNet

 ha scritto nel messaggio
news:425e6b85$0$11701$5fc...@news.tiscali.it...
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Se il notebook adotta la tecnologia Centrino allora di certo non avrà
una cpu P4 Mobile, ma Pentium-M... -_-

 ha scritto nel messaggio
news:wUt7e.1233798$35.45...@news4.tin.it...

E' un problema di clock.  A parità di frequenza, le istruzioni SSEx vengono
eseguite su un Pentium M leggermente più velocemente che su un P4. I
prossimi Pentium M dovrebbero risolvere in parte il problema eseguendo
gruppi formati da più istruzioni SSEx per colpo di clock, migliorando
significativamente l'IPC in questi campi.


I prossimi Pentium-M saranno Dual Core... ;-D

 ha scritto nel messaggio
news:qkw7e.779772$b5.34...@news3.tin.it...
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Dovrebbe esserci un miglioramento nei singoli core nell'eseguire codice
SSEx.

 un P4.
Questo non mi risulta. Dove l'avresti letto?
MaxArt

"MaxArt" <maxart.y...@ZEROSPAMtiscali.it> ha scritto nel messaggio
news:425ea9fe$0$17517$5fc...@news.tiscali.it...
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Ho letto un articolo dove si metteva a confronto un P4 Prescott con un
Dothan montato tramite adattatore ad una scheda madre desktop. Per via dei
(comunque pochi) salti di codice SSE, il Pentium M è leggermente più
efficiente per via della pipeline più corta, facendo un confronto a parità
di frequenza. Il numero di stage nel eseguire interi del Pentium M è di 12,
sembra. Non conosco il valore numerico degli stage per le istruzioni SSE nel
Pentium M, ma dovrebbe essere inferiore al Prescott (che per gli interi ha
una pipeline lunga 31 stage). Una parte della esecuzione delle istruzioni
SSE dovrebbe essere comunque eseguita inizialmente sfruttando i primi stage
della pipeline degli interi, dunque si presume una maggiore efficienza del
Pentium M in caso di salto.

 un confronto a parità di frequenza.
Ah, ti riferisci a quello. Io pensavo più che altro alla velocità assoluta
di esecuzione di una stessa istruzione SSE/2/3.
MaxArt

"MaxArt" <maxart.y...@ZEROSPAMtiscali.it> ha scritto nel messaggio
news:425f0b6a$0$18245$5fc...@news.tiscali.it...
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Difatti quella non cambia...


Giusto una piccola nota: il formato DV _e`_ compresso.
Il transcoding DV->MPEG implica la decodifica DV e la
ricodifica MPEG.
Detto cio`, per qualche strano motivo il P-M (Centrino) non
rende come ci si aspetterebbe nel suddetto caso.
Anche se tutto e` relativo...
bye,
-- 
piergiorgio

"MaxArt" <maxart.y...@ZEROSPAMtiscali.it> ha scritto nel messaggio
news:425f0b6a$0$18245$5fc...@news.tiscali.it...
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Yonah dovrebbe migliorare l'IPC sia della sezione float, sia della sezione
SSE, (cioè a parità di frequenza). La sezione float dovrebbe migliorare
secondo quanto dichiarato da PCProfessionale, mentre il miglioramento del
IPC reale delle istruzione SSE l'ho letto, mi sembra, in un articolo
dell'Inquirer, ma non ne sono sicuro; in ogni caso l'ho letto su una pagina
Internet. Sembra che almeno alcune istruzioni SSE verranno elaborate in
gruppi, per migliorare appunto l'IPC reale nell'esecuzione di queste
istruzioni.