وی‌اچ‌دی‌ال

وی‌اچ‌دی‌ال (به انگلیسی VHDL) یک زبان توصیف سخت افزار برای بیان مشخصات سخت افزار است .
زبان VHDL نخستین بار توسط وزارت دفاع آمریکا به منظور طراحی و توصیف مدارهای مجتمع سرعت بالا طراحی شد و مورد استفاده قرار گرفت . سپس در سال 1987 توسط انجمن IEEE (انجمن مهندسان برق و الکترونیک)در قالب استاندارد IEEE 1076-1987 ارائه گردید. پس از گذشت چند سال و انجام پاره‌ای ار تصحیحات، استاندارد دوم این زبان تحت عنوان IEEE 1076-1993 در اختیار عموم قرار گرفت . به‌طور کلی می‌توان مزایای زیر را در استفاده از زبان VHDL عنوان نمود :
با توجه به این که VHDL یک زبان استاندارد می‌باشد، کد نوشته توسط آن را می‌توان به روی سنتزکننده‌ها و تراشه‌های تولید کنندگان مختلف پیاده‌سازی نمود و نیازی به تغییر کد وجود ندارد .
شبیه سازها و کامپایلرهای این زبان در دسترس و ارزان قیمت می‌باشند .
با استفاده از این زبان می‌توان سیستم‌ها را به صورت ساختاری یا رفتاری مدل سازی نمود. توصیف رفتاری نشان دهنده عملکرد سیستم و چگونگی تولید خروجی‌ها بر اساس سیگنال‌های ورودی می‌باشد . با استفاده از این توصیف می‌توان عملکرد کلی سیستم را بیان کرد و از درگیر شدن با جزئیات بلوک‌های سازنده سیستم که در طرح‌های بزرگ به پیچیدگی توصیف سیستم منجر شود اجتناب نمود . در مقابل مدل ساختاری نشان دهنده نحوه ارتباط بلوک‌های سازنده سیستم است و بیانگر جزئیات بیشتری از سخت افزار می‌باشد . به این ترتیب با استفاده از این زبان امکان توصیف سخت افزار از سطح گیت تا سیستم فراهم می‌شود .
با استفاده از توصیف سخت افزاری می‌توان سیستم‌های پیچیده را توسط ارتباط بین بلوک‌های سازنده آن‌ها مدل‌سازی نمود، به این ترتیب پیاده‌سازی این سیستم‌ها توسط زبان VHDL ساده‌تر از زبان‌های برنامه نویسی از قبیل c می‌باشد .
با بکارگیری کتابخانه‌ها و component‌ها در زبان VHDL، می‌توان از المان‌های موجود و نوشته شده در سایر طراحی‌ها استفاده نمود . در واقع عملکرد آن‌ها شبیه DLL‌ها و توابع در زبان‌های برنامه‌نویسی نرم‌افزاری می‌باشد .
سرعت طراحی و پیاده‌سازی سیستم‌های پیچیده توسط این زبان بسیار بیشتر از طراحی شماتیک است زیرا چگونگی اتصال گیت‌ها و بلوک‌ها، توسط نرم‌افزار سنتزکننده تعیین می‌شود . به این ترتیب می‌توان سیستم‌های پیچیده را در مدت زمان کوتاهی پیاده‌سازی کرده، تغییرات و اصطلاحات مورد نیاز را در برنامه اعمال نمود .
استفاده از این زبان بستر مناسبی برای شبیه‌سازی سیستم مورد توصیف ایجاد می‌کند و پس از اطمینان از صحت عملکرد کد نوشته شده در محیط شبیه ساز، می‌توان توصیف سیستم را به روی تراشه مورد نظر پیاده کرد .
مثال‌هایی از برنامه
پیاده‌سازی گیت AND
-- (this is a VHDL comment)
-- import std_logic from the IEEE library
library IEEE;
use IEEE.std_logic_1164.all;
-- this is the entity
entity ANDGATE is
port (
IN1 : in std_logic;
IN2 : in std_logic;
OUT1: out std_logic);
end ANDGATE;
architecture RTL of ANDGATE is
begin
OUT1
X X
X X X X <= D;
end case;
end process;
پیاده‌سازی فلیپ فلاپ نوع D
-- simplest DFF template (not recommended)
Q <= D when rising_edge(CLK);
-- recommended DFF template:
process(CLK)
begin
-- use falling_edge(CLK) to sample at the falling edge instead
if rising_edge(CLK) then
Q <= D;
end if;
end process;
-- alternative DFF template:
process
begin
wait until CLK=1;
Q <= D;
end process;
-- alternative template expands the rising_edge function above:
process(CLK)
begin
if CLK = 1 and CLKevent then--use rising edge, use "if CLK = 0 and CLKevent" instead for falling edge
Q <= D;
end if;
end process;
پیاده‌سازی شمارنده
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all; -- for the unsigned type
entity counter_example is
generic ( WIDTH : integer := 32);
port (
CLK, RESET, LOAD : in std_logic;
DATA : in unsigned(WIDTH-1 downto 0);
Q : out unsigned(WIDTH-1 downto 0));
end entity counter_example;
architecture counter_example_a of counter_example is
signal cnt : unsigned(WIDTH-1 downto 0);
begin
process(RESET, CLK) is
begin
if RESET = 1 then
cnt 0);
elsif rising_edge(CLK) then
if LOAD = 1 then
cnt <= DATA;
else
cnt <= cnt + 1;
end if;
end if;
end process;
Q <= cnt;
end architecture counter_example_a;
پیوند مرتبط
FPGA‌ها