質問: 10) Source: SEQ/alu_op_code_1 (FF) Destination: SEQ/alu_src_2L_7 (FF) Source Clock: clk_div1 rising Destination Clock: clk_div1 rising Data Path: SEQ/alu_op_code_1 to SEQ/alu_src_2L_7 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDE:C->Q 40 0.591 1.345 SEQ/alu_op_code_1 (SEQ/alu_op_code_1) LUT4:I1->O 2 0.643 0.527 ALU1/ci32_SW0 (N2251) LUT4:I1->O 1 0.643 0.000 ALU1/adder_comp/C11_F (N1292) MUXF5:I0->O 3 0.276 0.531 ALU1/adder_comp/C11 (ALU1/adder_comp/C1) MUXF5:S->O 12 0.756 0.964 ALU1/adder_comp/C21 (ALU1/adder_comp/C2) LUT4:I3->O 8 0.648 0.760 ALU1/ans_L<5>104 (ALU1/ans_L<5>104) LUT4:I3->O 17 0.648 1.054 ALU1/ans_L<7>95_SW0 (N264) LUT4:I3->O 1 0.648 0.000 SEQ/alu_src_2H_and000055_SW3_F (N1304) MUXF5:I0->O 1 0.276 0.423 SEQ/alu_src_2H_and000055_SW3 (N599) LUT4_D:I3->O 15 0.648 1.049 SEQ/alu_src_2L_mux0005<7>121228 (N285) LUT4:I2->O 1 0.648 0.000 SEQ/alu_src_2H_mux0007<6> (SEQ/alu_src_2H_mux0007<6>) FDE:D 0.252 SEQ/alu_src_2H_1 ---------------------------------------- Total 13.330ns (6.677ns logic, 6.653ns route) (50.1% logic, 49.9% route) ``` 誰かが何が起きているのか説明できますか?
回答: いくつかの定義: * ゲート遅延:ブロックの出力を変更する入力の場合 * ネット遅延:信号が次のブロックに到達するまでの時間 13.33nsは2つの部分で構成されています。 6.677nsのゲート遅延、および6.653nsのネット遅延 ゲート遅延の主な要因は、論理のコーン内にどのくらい複雑な関数が含まれているかです。正味の遅延の主な要因は、信号によってどれだけ多くのものが駆動されるかです。 レポートの各行は1つの論理ブロックについて話しています。したがって、最初のラインはalu_op_code_1レジスタで、Cピン(Clk)からQピン(出力)までの時間です。ファンアウトの列には、Qピンがドライブする論理ブロックの数が示されます。この場合、それは40です。そのため、遅延が非常に大きいのです。 ALUのオペコードのような一般的に使用されるレジスタが高いファンアウトを持つのはかなり理解できます。 パス全体を見ることもでき、SEQのオペコードからALUに移動することがわかります。加算器を介してSEQブロックに戻り、最終的にはalu_src_2H_1という別のレジスタに戻ります。その道は何か、私はあなたに伝えることはできません。ソースを持つ人だけがそれを行うことができます。そして、それらの2つのレジスタの間にどのようなロジックがあるかを調べるケースです。 私がちょっと混乱しているのは、この道がタイミング(13.33nsが目標です)に合ったように見えますが、あなたはそれを「牛肉」にする必要があると言います。どうして?