質問: I2CスレーブIPを使う時の端子のIO規格や内部クロックの推奨は? ------------------------------------- I2C Slave to Avalon-MM Master Bridge のIPを使用していますが、 時々I2Cによる読み書きが誤動作する事があり困っています。 デバイス外部の状況としては、プルアップをあまり強くできない 事情がありSCL/SDAの立上りがややゆっくりとなっています。  起きている現象を解析すると、スレッショルド付近でラッチした値が不安定な期間が数サイクル続き、 その時にたまたまHigh3サイクル、Low3サイクルというパターンが来るとSCLのエッジを誤検出してしまっています。  そこで質問ですが、 ・IPの内部クロックはどれぐらいの周波数が想定されているでしょうか? (現在100MHzを使用しています)  ・SCL/SDAのI/O Standardはどれを選択するのが推奨されますか? (現在3.3-V LVCMOSを選択しています)  ・信号変化のヒステリシスを見ている部分がIP内部のソースコードにありますが、 altera_i2cslave_to_avlmm_bridge.v のlocal param IC_DEFAULT_FS_SPKLENが現在2となっているのを 増やすとこの問題が起きなくなりそうに思えますが Qsysから生成されたソースを直接編集する方法は問題ないですか?  以上です。
回答: Thank you for replying. But I don't mean SCL (I2C's clock) is 100MHz. I mean that the Clock Input of IP "Altera I2C Slave to Avalon MM Master Bridge" is 100MHz. This clock is used to latch SCL and SDA input. I asked about the recommended frequency of the clock.