質問: ノイズ対策 PLLの挿入について -------------------- FPGAの同期用のクロックを、PLL(Altera PLL) を通して入力するとノイズ対策として効果はありますか?PLLの入力は24.576MHzで出力も 24.576MHzで考えています。
回答: Yes, and also make sure that the input give through dedicated clock pin