質問: 基板バイアス効果でのしきい値について mos構造で基板にバイアスをかけると単純にしきい値が下がると 思うのですが、教科書では式から見て上がると書いています。 例えば、ゲートに5vかけていたとして、それがしきい値だとします。 (p型半導体で考えます) 基板に-1vかければそのぶん酸化膜-半導体表面の電荷が増え、 ゲート電圧を4vかければ反転し、しきい値電圧は低くてすむと思います。 この例えはどこかおかしいのでしょか? なにか根本的なことを間違えているのでしょうか? どなたか教えてください、お願いします。
回答: 基板バイアス効果は単なるmos構造だけではなく、ソース(トランジスタの)まで考えなくてはだめです。 mosトランジスタではソースから電子が流入するときのvgsがvtです。 vsb>0の場合ソースから電子が流入しにくくなります。 したがって、vtは高くなります。 p基板に対して、ソース(n)/基板(p)と、ゲート/絶縁膜/基板(p)のポテンシャルを計算して、基板電位を変えながら比較すると理解しやすいと思います。