Discussion:Iris 50

message: Cet article me semble pauvre, anecdotique, voire erroné : la famille Iris 50 fut orientée "caractère" comme le demande la gestion, l'Iris 80 fut orientée "mot" dans le style scientifique et industriel.
Je propose plutôt une rédaction du genre suivant :
 
== Iris 50 ==
L'ordinateur Iris 50 est le premier ordinateur de gestion développé et commercialisé par la Compagnie internationale pour l'informatique (CII) dans le cadre du plan Calcul à la fin des années 1960.
Issu du projet P1 de CII, il est la référence d'une gamme, qui comprendra aussi les Iris 45, 60 (projet P2) et 55, face aux matériels de Bull-General Electric ou d'IBM.
Ces modèles connaitront des versions militarisées comme l'Iris 45 M, utilisé par les sous-marins nucléaires (et notamment pour le tir du missile Pluton).
Les IRIS 45 à 60 étaient totalement compatibles et tournaient sous le système d'exploitation SIRIS 2 ou SIRIS 3.
=== Architecture ===
Commune -sauf indiqué- à toutes les machines de la gamme.
Le système traite des données organisées en octets (8 bits). Il adresse soit des chaines d'octets , soit des nombres décimaux de 4 bits (jusqu'à 31 chiffres), soit des nombres binaires de taille fixe (31 bits + signe), soit des nombres virgule flottante en simple ou double précision( 32 ou 64 bits, dont 7 bits d'exposant base 16).
Le système comporte 16 registres de 32 bits, les 8 derniers pouvant servir de registres de base.
Les instructions sont de longueur fixe (32-bits) cadrées au mot. L'instruction comporte une adresse mémoire (indexée ou non, indirecte ou non ) et un n° de registre général. Elle contient divers champs :
    I (1 bit) adressage direct ou indirect
    B (3 bits) numéro de registre de base
    Q (4 bits) numéro de registre général
    X (1 bit) indexation ou non
    F (7 bits) type d'opération
    D (16 bits) déplacement d'adressage 
Lorsque l'adresse de l' opérande est indexée, le registre de destination de l'opération est le registre 0.
Suivant les modèles, les instructions décimales et virgule flottante sont traitées soit par le matériel soit par logiciel.
La mémoire peut être protégée par pages de 2 Koctets. A chaque page est associée une "clé programme" de 4 bits qui est comparée au numéro de programme.
Les disques sont adressés par secteurs de 256 octets.
=== L'Iris 50 proprement dit ===
L'Iris 50 (projet P1) fut le premier modèle introduit en face de l'IBM 350/50. Annoncé en France en septembre 1968, sa première livraison intervint le 13 février 1970.
L'Iris 50 avait un cycle de base de 950 ns, et traitait en moyenne 190.000 opérations par sec. Il avait une mémoire centrale de 65 à 256 Koctets.
Le système Iris 50 est composé d'un processeur (UC), d'une unité mémoire (UM) composée de 1 à 4 blocs mémoire indépendants et de une ou deux unités d'entrées-sorties (UEM : unité d'échanges multiples).
Chaque bloc de mémoire possède 2 ou 3 ports indépendants de connexion avec le processeur ou l'UEM.
L'UM comprend les circuits de priorité d'accès communs à toutes les demandes d'accès.
La mémoire est réalisée en tores magnétiques à accès 3D. Chaque bloc comprend 1 à 4 modules de mots de 16 bits. Le temps d'accès est de 450 ns, le cycle lecture-écriture est d'environ 1 µs.
La configuration minimale est d'un bloc de  2 modules de 16 K octets  (soit 32 K octets), pour une capacité maximale de 256 Koctets.
Les clés de protection sont situées dans une zone réservée de mémoire centrale. Chaque octet est accompagné d'un bit de parité.
Le processeur (UC) est responsable du décodage et de l'exécution des instructions, de l'initialisation des transferts d'entrées-sorties et de la gestion des interruptions. Il est réalisée en technologie TTL 74N.
L'Iris 50 a été construit sous licence en Roumanie sous le nom de Felix C256 (voir version roumaine de Wikipedia).
=== L'Iris 60 ===
L'Iris 60, positionné en face des IBM 370/145 et 155, avait été prévu initialement comme modèle P2 de la gamme. Son développement repoussé, il fut finalement annoncé en septembre 1971.
Les instructions des programmes et du système d'exploitation de l'Iris 50 s'exécutent sans modification sur l'Iris 60, plus performant.
La taille de mémoire est étendue à 1024 K octets. La mémoire qui reste à tores magnétiques  est adressée par mots de 32 bits.
L'adressage se fait en principe à travers une mémoire topographique permettant une relocation dynamique des programmes en mémoire inspirée de l'Iris 80. Mais n'étant pas disponible sur les Iris 50 et 45, elle ne fut pas exploitée par le logiciel.
=== Autres Modèles Dérivés ===
Modèle "dégradé" de l'Iris 50, l'Iris 45 fut annoncé le 25 mars 1971.
L'Iris 55 fut une version dégradée de l'Iris 60 annoncée le 15 janvier 1975.
La gamme P comprend, en outre, l'Iris 55M produite pour les sous-marins nucléaires lanceurs d'engins SNLE de la Marine Française. Cette version militarisée et mise aux normes Marine fut annoncée le 30 septembre 1970.
=== Référence ===
www.feb-patrimoine.com/projet/iris50/iris_50.htm
=====fin de proposition=====
Lf69100 (discuter) 15 février 2016 à 10:35 (CET)
thread_title:  Réécriture ?? 

message: L'ordinateur Iris 50 est le premier ordinateur de gestion développé et commercialisé par la Compagnie internationale pour l'informatique (CII) dans le cadre du plan Calcul à la fin des années 1960.
Issu du projet P1 de CII, il est la référence d'une gamme, qui comprendra aussi les Iris 45, 60 (projet P2) et 55, face aux matériels de Bull-General Electric ou d'IBM.
Ces modèles connaitront des versions militarisées comme l'Iris 45 M, utilisé par les sous-marins nucléaires (et notamment pour le tir du missile Pluton).
Les IRIS 45 à 60 étaient totalement compatibles et tournaient sous le système d'exploitation SIRIS 2 ou SIRIS 3.
=== Architecture ===
Commune -sauf indiqué- à toutes les machines de la gamme.
Le système traite des données organisées en octets (8 bits). Il adresse soit des chaines d'octets , soit des nombres décimaux de 4 bits (jusqu'à 31 chiffres), soit des nombres binaires de taille fixe (31 bits + signe), soit des nombres virgule flottante en simple ou double précision( 32 ou 64 bits, dont 7 bits d'exposant base 16).
Le système comporte 16 registres de 32 bits, les 8 derniers pouvant servir de registres de base.
Les instructions sont de longueur fixe (32-bits) cadrées au mot. L'instruction comporte une adresse mémoire (indexée ou non, indirecte ou non ) et un n° de registre général. Elle contient divers champs :
    I (1 bit) adressage direct ou indirect
    B (3 bits) numéro de registre de base
    Q (4 bits) numéro de registre général
    X (1 bit) indexation ou non
    F (7 bits) type d'opération
    D (16 bits) déplacement d'adressage 
Lorsque l'adresse de l' opérande est indexée, le registre de destination de l'opération est le registre 0.
Suivant les modèles, les instructions décimales et virgule flottante sont traitées soit par le matériel soit par logiciel.
La mémoire peut être protégée par pages de 2 Koctets. A chaque page est associée une "clé programme" de 4 bits qui est comparée au numéro de programme.
Les disques sont adressés par secteurs de 256 octets.
=== L'Iris 50 proprement dit ===
L'Iris 50 (projet P1) fut le premier modèle introduit en face de l'IBM 350/50. Annoncé en France en septembre 1968, sa première livraison intervint le 13 février 1970.
L'Iris 50 avait un cycle de base de 950 ns, et traitait en moyenne 190.000 opérations par sec. Il avait une mémoire centrale de 65 à 256 Koctets.
Le système Iris 50 est composé d'un processeur (UC), d'une unité mémoire (UM) composée de 1 à 4 blocs mémoire indépendants et de une ou deux unités d'entrées-sorties (UEM : unité d'échanges multiples).
Chaque bloc de mémoire possède 2 ou 3 ports indépendants de connexion avec le processeur ou l'UEM.
L'UM comprend les circuits de priorité d'accès communs à toutes les demandes d'accès.
La mémoire est réalisée en tores magnétiques à accès 3D. Chaque bloc comprend 1 à 4 modules de mots de 16 bits. Le temps d'accès est de 450 ns, le cycle lecture-écriture est d'environ 1 µs.
La configuration minimale est d'un bloc de  2 modules de 16 K octets  (soit 32 K octets), pour une capacité maximale de 256 Koctets.
Les clés de protection sont situées dans une zone réservée de mémoire centrale. Chaque octet est accompagné d'un bit de parité.
Le processeur (UC) est responsable du décodage et de l'exécution des instructions, de l'initialisation des transferts d'entrées-sorties et de la gestion des interruptions. Il est réalisée en technologie TTL 74N.
L'Iris 50 a été construit sous licence en Roumanie sous le nom de Felix C256 (voir version roumaine de Wikipedia).
=== L'Iris 60 ===
L'Iris 60, positionné en face des IBM 370/145 et 155, avait été prévu initialement comme modèle P2 de la gamme. Son développement repoussé, il fut finalement annoncé en septembre 1971.
Les instructions des programmes et du système d'exploitation de l'Iris 50 s'exécutent sans modification sur l'Iris 60, plus performant.
La taille de mémoire est étendue à 1024 K octets. La mémoire qui reste à tores magnétiques  est adressée par mots de 32 bits.
L'adressage se fait en principe à travers une mémoire topographique permettant une relocation dynamique des programmes en mémoire inspirée de l'Iris 80. Mais n'étant pas disponible sur les Iris 50 et 45, elle ne fut pas exploitée par le logiciel.
=== Autres Modèles Dérivés ===
Modèle "dégradé" de l'Iris 50, l'Iris 45 fut annoncé le 25 mars 1971.
L'Iris 55 fut une version dégradée de l'Iris 60 annoncée le 15 janvier 1975.
La gamme P comprend, en outre, l'Iris 55M produite pour les sous-marins nucléaires lanceurs d'engins SNLE de la Marine Française. Cette version militarisée et mise aux normes Marine fut annoncée le 30 septembre 1970.
=== Référence ===
www.feb-patrimoine.com/projet/iris50/iris_50.htm
=====fin de proposition=====
Lf69100 (discuter) 15 février 2016 à 10:35 (CET)
thread_title:  Iris 50 

message: www.feb-patrimoine.com/projet/iris50/iris_50.htm
=====fin de proposition=====
Lf69100 (discuter) 15 février 2016 à 10:35 (CET)
thread_title:  Référence 

message: Lf69100 (discuter) 15 février 2016 à 10:35 (CET)
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