電路佈局驗證 電路佈局驗證英語Layout versus schematicLVS是一種電子設計自動化英語electronic design automationEDA工具其功能為驗證特定積體電路與其原始電路設計之間的差異有無異常設計規範驗證英語design rule checkDRC可修正並檢驗佈局layout是否符合設計規範但DRC無法保證在佈局完全符合設計規範的情況下線路依舊維持設計者的預期而LVS則是這個階段的最適合的解決方案