通道晶體管邏輯 在電子學中通道晶體管邏輯 PTL pass transistor logic描述了幾個用於集成電路設計的邏輯家族 它使用減少冗餘晶體管的方法減少了用於製作不同邏輯門的所需的晶體管數量 晶體管作為開關用於導通電路節點之間邏輯電平而不是作為與電壓源直接連接的開關 此減少了有源器件的數量 但有一個缺點即輸出電平可能不會再高於輸入電平每一個串聯的晶體管使得輸出電壓低於輸入電壓 如果幾個器件在邏輯路徑中串聯一般都需要一個傳統的門去恢復信號電壓到滿值而作為對比 傳統的CMOS邏輯總是作為電源軌道的晶體管開關故邏輯電平在串聯中不會減少 既然因為輸入信號與輸出信號之間少了一些分隔設計者必須注意評估一些意外的電路路徑的影響爲了使設計正確工作設計規則限制了電路的安排所以可以避免一些隱蔽的路徑電荷分享與低速的開關 仿真的電路可能需要去保證足夠的性能