SystemVerilog SystemVerilog是一種在現代積體電路尤其是超大型積體電路的设计及验证流程中由Verilog发展而来的硬體描述硬件验证统一语言前一部分基本上是年版Verilog的扩展而后一部分功能验证特性则是一门面向对象程序设计语言面向对象特性很好地弥补了传统Verilog在芯片验证领域的缺陷改善了代码可重用性同时可以让验证工程师在比寄存器传输级更高的抽象级别以事务而非单个信号作为监测对象这些都大大提高了验证平台搭建的效率 SystemVerilog已经被采纳为电气电子工程师学会标准并获得了主流电子设计自动化工具供应商的支持雖無任一個仿真系統能聲稱自己完全支援SystemVerilog语言参考手册Language Reference Manual LRM裡介紹的所有语言结构要改善测试平台的互操作性相当困难但推进跨平台兼容性的研究开发工作已在進行中若干种验证方法学相继出现以预定义类的形式对测试平台模块进行标准化如今最新基于SystemVerilog的验证方法学为通用验证方法学此方法学主要包括开放源代码的类库以及支援可重用测试平台开发验证IP核的预置格式许多第三方提供商则开始推出基于SystemVerilog的验证IP核