Verilog-A VerilogA是一种针对模拟电路的工业标准模型语言它是 VerilogAMS的连续时间子集 VerilogA被设计用来对Spectre电路仿真器Spectre Circuit Simulator的行为级描述进行标准化以实现与VHDL另一个IEEE标准支持的硬件描述语言它从其他语言例如MAST吸收了对模拟电路的支持国际Verilog开放组织Open Verilog International OVI支持 Verilog的标准化使得VerilogA作为整个VerilogAMS计划的一部分从而实现对模拟电路和数字电路设计的处理能力VerilogA是VerilogAMS项目的最初阶段发展起来的 不过Verilog的开发进展与VerilogAMS延迟不同而当时Verilog被纳入了IEEE 标准这就使得VerilogAMS被遗留给了Accellera公司因此最初的单一语言标准的目标并没有实现