fixed counter initial state
add opcode to sheet
add clockoperation to assembler
add clock operation to init.py
add new instruction: clk
add sample program for clock output
add clk command to emulator
Update pseudoOperation.py

fixed pseudo negs 

schreib verdammte kacke noch mal endlich tests :D
removed unneeded underscore
fuck vhdl, go verilog!

vhdl ist kacke und alt. Verilog kann alles das was ich will :) Okay, an
eins zwei stellen muss ich händisch nachbessern, aber es funktioniert
wesentlich  besser als vhdl.
Alles wird jetzt in hinblick auf verilog optimiert!
Merge pull request #7 from svenstaro/clock

Clock
Merge branch 'master' of github.com:svenstaro/uni-projekt
Merge branch 'master' into mmu

Conflicts:
	hardware/cpu.py
	hardware/mk.py
	hardware/vhdlt.py
        hardware/test/test_irdecoder.py