removed unneeded underscore
fuck vhdl, go verilog!

vhdl ist kacke und alt. Verilog kann alles das was ich will :) Okay, an
eins zwei stellen muss ich händisch nachbessern, aber es funktioniert
wesentlich  besser als vhdl.
Alles wird jetzt in hinblick auf verilog optimiert!
Merge branch 'master' of github.com:svenstaro/uni-projekt