Prueba

Solo se agrego un comentario de prueba
HDL Proyecto Final Listo

Se agregó la carpeta HDLNeuralNetwork, dentro de esta carpeta se
encuentra el código Verilog terminado de la red, la descripción  de
hardware de la red neuronal tiene como entrada el reloj CLK, el
MasterReset: este hace un reset del sistema cuando se pone en 1 la
señal,  write, read, address, write data y readdata.