VHDL:修改时钟部分仿真代码和测试代码

仿真传感器波形，已初步完成，待修改具体参数

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VHDL:添加时钟分频VHDL代码和测试代码

删除前段时间添加的简单的分频代码。此段代码中，传感器时钟50MHz进行25分频得到传感器时钟2MHz，传感器触发信号由TestBench产生，
得到G9214-512S时序图

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VHDL：添加模数转换器ADC时序仿真代码和测试代码

得到了adc的时序图，主时钟m_clk@50MHz,一个CNV周期20个主时钟400ns。
一个触发周期8个传感器时钟sen_clk,相当于200个主时钟M_clk_i，adc的CNV周期未匹配传感器触发

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