[SAP_1_ROM]新增testbench、修正錯誤輸入輸出埠
[SAP_1_ROM]完成模擬
[SAP_1_MAR_ROM_TOP]testbench部份完成
[SAP_1_ROM]刪除無用檔案
[fullAdder8bit]修正aug宣告錯誤問題
新增SAP-1計算機加減法器
新增負緣觸發Clk、LoadEnable暫存器1位元、8位元（完成模擬）
[gitignore]新增備份檔案的規則
新增部份專案波形檔或專案檔
[SAP_1_accumulator]完成不完整模擬
新增帶有正緣觸發時脈與負向邊緣觸發Reset、LoadEnable訊號的D型正反器
新增registerWposClknegLoadEnable8bit、部份完成模擬
七段顯示器解碼器更名為decoderDisplay7Segment
[SAP_1_program_counter]修正變更的port名稱
[SAP_1_program_counter]修正Clk跟Clr的出發時刻
[SAP_1_instruction_register]修正與設計不符問題、完成模擬
[SAP_1_instruction_register]改善模擬、新增波形圖
[SAP_1]未知 Makefile 變更