Parts worden correct gegenereerd

ToDo: toplevel
Opschonen
Output buffer
Begin van top level template
Oude script weg + indentatie kleiner
Top level wordt correct gegenereerd

VHDL nog ongetest.
Fixes
LUT-redesigned layout + screenshots

Simuleert, synthetiseert, extracted simuleert. Layout gedaan, maar kan
misschien optimaler? Sowieso niet maximale hoogte bond-bar... 4785/3038
= 63,49%
Merge branch 'LUT-redesign'