add simple counter
removed adderc, don't need it!
fixed jumpunit + first test
alu changed

grml :/ immer noch nicht vhdl'able, aber schon mal besser. Ich glaube da
muss ein experte™ ran
changed cpu

grml :/ auch nicht sehr zufrieden mit der cpu bis jetzt. Mal gucken, wie
ich das mache.... vllt mit pshdl mal machen
http://beta.pshdl.org
renamed bus→buss register→registerr in mk.py
renamed parameter in mux
renamed register→registerr because of reserved keywords in VHDL
adopted tests
tristate is now vhdl'able
registerbank is now vhdl'able
allimport
changed parameter in pseudorom
fixed ror in alu
Merge branch 'master' of github.com:svenstaro/uni-projekt