OR gate
全加器可以用两个半加器来构造，将输入端"A"和"B"连接到一个半加器上，然后将其和输出信号与进位输入信号分别作为第二个半加器的两个输入，并将两个进位输出信号进行逻辑或运算。全加器的关键路径（critical path，即经历最多逻辑门的路径）经过两个异或门，终止于和位 formula_5。假定异或门耗费3个延迟来完成，一个全加器的关键路径上施加的延迟等于