电气电子工程师学会
SystemVerilog的历史可以追溯到2002年，当时一个被称为“Superlog”的语言被捐赠给Accellera公司（Verilog的主要支持者）。而Synopsys公司捐赠的OpenVera后来发展成为SystemVerilog中硬件验证语言子集。2005年，SystemVerilog获批成为电气电子工程师学会1800-2005标准。当时Verilog作为电气电子工程师学会1364-2005标准尚独立存在。2009年，SystemVerilog与的Verilog进行了合并，成为了新的电气电子工程师学会1800-2009标准。现在的最新标准是电气电子工程师学会1800-2012标准。