Coba jelasin Prinsip kerja dari Memori akses acak dinamis dong

DRAM biasanya diatur dalam persegi array satu kapasitor dan transistor per sel. Panjang garis yang menghubungkan setiap baris dikenal sebagai "baris kata". Setiap kolom sedikitnya terdiri dari dua baris, masing-masing terhubung ke setiap penyimpanan sel di kolom. Mereka biasanya dikenal sebagai + dan - bit baris. Amplifier perasa pada dasarnya adalah sepasang inverters lintas yang terhubung antara bit baris. Yakni, inverter pertama terhubung dari + bit baris ke - bit baris, dan yang kedua terhubung dari - baris ke bit + baris.

Untuk membaca bit baris dari kolom, terjadi operasi berikut:

Amplifier perasa dinonaktifkan dan bit baris di precharge ke saluran yang tepat sesuai dengan tegangan yang tinggi antara menengah dan rendahnya tingkat logika. Bit baris yang akan dibangun simetris agar mereka seimbang dan setepat mungkin.

Precharge sirkuit dinonaktifkan. Karena bit baris yang sangat panjang, kapasitas mereka akan memegang precharge tegangan untuk waktu yang singkat. Ini adalah contoh dari logika dinamis.

"Baris kata" yang dipilih digerakkan tinggi. Ini menghubungkan satu kapasitor penyimpanan dengan salah satu dari dua baris bit. Charge ini dipakai bersama-sama oleh penyimpanan sel terpilih dan bit baris yang sesuai, yang sedikit mengubah tegangan pada baris.Walaupun setiap usaha dilakukan untuk menjaga kapasitas di penyimpanan sel tinggi dan kapasitas dari baris bit rendah, Kapasitasnya proporsional sesuai ukuran fisik, dan panjang saluran bit baris yang berarti efek net yang sangat kecil gangguan per satu bit baris tegangan.

Amplifier perasa diaktifkan. Tanggapan positif (Positive feedback) mengambil alih dan menperkecil perbedaan tegangan kecil sampai satu baris bit sepenuhnya rendah dan yang lain sepenuhnya tinggi.Pada tahap ini, baris "terbuka" dan kolom dapat dipilih.

Read data from the DRAM is taken from the sense amplifiers, selected by the column address. Membaca data dari DRAM diambil dari amplifiers perasa, dipilih oleh kolom alamat. Banyak proses membaca dapat dilakukan saat baris terbuka dengan cara ini.

Sambil membaca, saat ini mengalir cadangan yang bit baris dari perasa amplifiers untuk penyimpanan sel. Ini kembali dalam charge (refresh) penyimpanan sel. Karena panjang bit baris, hal ini membutuhkan waktu yang cukup lama pada perasa amplifikasi, dan tumpang tindih dengan satu atau lebih kolom.

Saat selesai dengan baris saat ini, baris kata dinonaktifkan untuk penyimpanan kapasitor (baris "tertutup"), perasa amplifier dinonaktifkan, dan bit baris diprecharged lagi.

Biasanya, produsen menetapkan bahwa setiap baris harus refresh setiap 64 ms atau kurang, menurut standar JEDEC . Refresh logika umumnya digunakan dengan DRAMs untuk me-refresh secara otomatis. Hal ini membuat sirkuit yang lebih rumit, tetapi ini biasanya kekecewaan terhapuskan oleh fakta bahwa DRAM adalah lebih murah dan kapasitas lebih besar dari SRAM. Beberapa sistem refresh setiap baris dalam sebuah lingkaran yang ketat terjadi sekali setiap 64 ms.Sistem lain refresh satu baris pada satu waktu - misalnya, dengan sistem 2 13 = 8192 baris akan memerlukan refresh rate dari satu baris setiap 7,8 μs (64 ms / 8192 baris). Beberapa waktu-nyata sistem refresh sebagian memori pada satu waktu berdasarkan waktu eksternal yang memerintah pengoperasian dari sistem, seperti blanking interval vertikal yang terjadi setiap 10 sampai 20 ms video dalam peralatan. Semua metode memerlukan beberapa jenis counter untuk melacak yang baris berikutnya adalah untuk refresh. Hampir semua DRAM chips yang memasukan counter; beberapa jenis yang tua memerlukan refresh logika eksternal. (Pada beberapa kondisi, sebagian besar data di DRAM dapat dipulihkan walaupun belum DRAM refresh selama beberapa menit.)