GitHub repository: Birdlovesbaby/pbits
Primary language: Verilog
Created: 2022-11-17T06:01:29Z
Description: MAC 연산 결과와, LFSR이 생성한 Random number를 비교하는 작업을 통해 논리 회로의 진리표를 도출할 수 있는 프로젝트입니다.