hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
國殤之柱 各地國殤之柱
香港大學對於豎立「國殤之柱」一直採取配合的態度，如2010年因應黃克競樓平台要建天橋連接到新發展的百周年校園，港大校方便與支聯會及學生會協商，並同意將「國殤之柱」遷移至黃克競樓平台的另一個位置繼續展示。「國殤之柱」於遷移位置後被發現出現裂痕，校方於是安排使用鋼索將雕塑加以固定。2013年，「國殤之柱」的製作者高志活親自到香港大學修復塑像。
國殤之柱 各地國殤之柱
2021年10月初，屹立於香港大學的「國殤之柱」遭香港政研會舉報違反《港區國安法》，並在聲稱收集到逾20,000名市民聯署後，要求在目前缺乏港大學生會作為持有人的情況下，移除該塑像。香港大學其後於10月8日接受香港政研會的指示並透過孖士打律師行向支聯會發出律師信，要求支聯會在10月13日的限期前移走「國殤之柱」。支聯會副主席蔡耀昌批評有關安排不合理。創作「國殤之柱」的丹麥雕塑家高志活於10月12日發表聲明表明自己是「國殤之柱」的擁有者，他已委託律師去信香港大學，要求就事件召開聆訊，期望港大尊重其擁有權，把「國殤之柱」完整地搬離香港。高志活批評香港大學拆除雕像是褻瀆死者，而只給支聯會6日時間移除「國殤之柱」是「野蠻」的做法，「那是意大利黑手黨大佬在歐洲才會用的手段」，「國殤之柱」若然受到任何毀壞，香港大學需負上責任。高志活又稱如果「國殤之柱」現在遭到摧毀，所有人應前往香港大學盡可能執拾雕塑的碎片，因為這些碎片象徵「帝國滅亡，但藝術永存」。支聯會及其清盤人均表示支聯會已經解散，支聯會不是該塑像的持有人，香港大學應直接與「國殤之柱」的擁有者高志活的代表律師接洽。全國人大常委譚耀宗支持港大校方要求移走「國殤之柱」，認為已放在港大校園太久，亦不應放在該處，早就應該搬走。10月13日，港大向支聯會及兩名清盤人發信要求移走「國殤之柱」的限期在下午5時屆滿後，「國殤之柱」仍放置在黃克競樓平台，校方安排數名保安員在場，未有採取行動。「國殤之柱」的擁有者高志活於10月14日發表聲明指香港大學或代表港大校方的孖士打律師行至今仍未聯絡他或其代表律師，高志活表示尊重校方的權利，惟搬遷「國殤之柱」需時，他理解《港區國安法》實施後香港政治環境的變化令到「國殤之柱」難以留在香港豎立，他已計劃將「國殤之柱」搬到其他國家繼續展示。高志活表示可能因此須要前往香港親自拆解「國殤之柱」及辦理將雕塑搬離香港的事宜，不過以香港近期的政局變化，是否可順利地將「國殤之柱」從香港大學移走都成疑問，他也不肯定能否再次入境香港，或入境後能否再離開。高志活同時質疑《港區國安法》是否可規管已存放達24年的藝術品，反問在私人地方掛上有關照片或擺放記載有六四事件的書籍是否亦屬違法。
國殤之柱 各地國殤之柱
丹麥外相Jeppe Kofod就香港大學要移除「國殤之柱」一事發表聲明，表示以藝術方式表達意見是基本人權，並已就此向中國當局提出意見。10月15日，孖士打律師行發出聲明表示不再代表港大處理「國殤之柱」事宜，超過20個非牟利團體曾呼籲孖士打停止代表港大，美國共和黨國會議員格雷厄姆亦批評律師行有違美國民主價值。香港前特首梁振英則號召全世界所有中國公司及香港各所大學抵制孖士打律師行及斷絕與該律師行的往來，又警告會要求香港律師會對孖士打律師行追究到底。18日，「國殤之柱」的擁有者高志活在受訪時表示中共當局一直希望世人淡忘六四事件，梁振英卻聲言要抵制孖士打律師行，將移除「國殤之柱」的事件提到更高層次，反而喚起世人不能忘記六四事件，他形容梁振英的做法是「搬石頭砸自己的腳」。要求孖士打律師行不要協助港大移除「國殤之柱」的聯署者之一，曾經參與1989年北京學運的周鋒鎖認為梁振英高調地針對孖士打律師行，是因為梁振英在月初被「潘朵拉文件」揭發貪腐醜聞，梁急於向北京當局表忠，才會不斷利用事件攻擊該律師行。
國殤之柱 各地國殤之柱
「國殤之柱」的擁有者高志活在2021年11月13日發出公開信要求來香港親自拆卸及將雕塑運回丹麥，高志活表示由於《港區國安法》可控告任何人，他要求香港特區政府不會拘控他及協助運走「國殤之柱」的團隊。高志活又稱他的代表律師已經向香港大學發信超過一個月，但校方仍未有就移除「國殤之柱」的事宜作出回覆，而安全地拆卸及運走「國殤之柱」是非常困難，需要專業技術，所以要求香港大學能夠通力合作，包括提供技術支援、協助封路及批出准許證等，避免搬運雕塑時出現不能修復的損害。
國殤之柱 各地國殤之柱
港大校務委員會主席李國章在2021年12月19日在香港會議展覽中心作2021年香港立法會選舉投票時稱，因為港大學生會及支聯會都已經解散，所以港大校方未能弄清「國殤之柱」的擁有權誰屬，又稱豎立於港大校園的「國殤之柱」在24年來都沒有由校方授權放置，港大委託的孖士打律師行提供的意見是必須移除「國殤之柱」，但該律師行已不代表港大，所以移除該雕塑的問題要由其他律師行處理。「國殤之柱」創作者及擁有人高志活表示，雖然已經透過律師事務所向港大校方發信，他會將「國殤之柱」帶回丹麥，並要求港大就完整地將雕塑運出香港的事宜提供必要的協助，但港大校方至今未有作出回應，而在中國政權的陰霾下，他認為「國殤之柱」恐怕難逃遭受破壞的命運。
國殤之柱 各地國殤之柱
2021年12月22日晚上10時許，港大學生媒體《學苑》在社交媒體臉書上揭露，港大校方將放置「國殤之柱」所在的黃克競樓樓層用高身水馬及白膠布完全圍封，範圍包括地下、樓梯及一樓平台。晚上近11時，港大派出大批保安員驅趕圍封範圍附近的學生，但拒絕交代原因，有港大保安員伸手拍打在場記者的攝錄鏡頭，並用強光照射記者企圖阻礙記者拍攝。有貨車及吊臂車駛入校園內，之後有大批工人包圍「國殤之柱」，並搭起金屬棚架。凌晨過後，「國殤之柱」的所在範圍不斷傳出切割及敲鑿產生的噪音，到凌晨4時許，工人陸續將數件被白布和透明膠布包裹的柱狀物及雕塑的碎片從黃克競樓搬出，清晨6時，有一批工人搬出相信是「國殤之柱」底座的物件，拆毀行動至早上7時大致結束，現場解封後只留下圍封用的高身水馬，而「國殤之柱」的殘骸據報被運到位於新界錦田的港大嘉道理中心的一个货柜内。
國殤之柱 各地國殤之柱
12月23日，「國殤之柱」的擁有者高志活發表聲明對事件表示震驚，批評香港已變成無法無天之地。高志活指出他在超過三個月前已經致函港大校方尋求完整地帶走雕塑，但港大一直拒絕回應，他批評港大的做法完全不合理及摧毀私人物品，而全世界有多個國家願意接受及展示「國殤之柱」，高志活敦促港大保管好雕塑的殘件，否則會向港大提出索償。丹麥外相Jeppe Kofod表示雕塑被拆毀令人對香港的情況感到擔憂，強調言論自由是基本權利，在香港也適用。Jeppe Kofod以書面回覆丹麥傳媒及《美聯社》的查詢時形容事態的發展令人擔心，雖然丹麥不能決定其他國家展示什麼藝術，但藝術是一個基本權利，他表示已向中國當局及中國駐丹麥大使館溝通，尋求解決的辦法。
國殤之柱 各地國殤之柱
在港大拆毀「國殤之柱」期間雖然受到校方派出的保安員驅趕，但有港大學生仍然在圍封範圍外通宵見證象徵學術自由的「國殤之柱」遭校方拆毀，在中國大陸成長及在港大社會科學院就讀四年級的兩位學生表示，在22日晚原本在校園內參加聖誕派對，但得知「國殤之柱」突然遭校方清拆，感到十分震驚而趕來現場，他們表示「國殤之柱」是港大學術自由的代表，現在沒有了，這種自由也跟著失去。港大校友陳先生早上來到港大以往擺放雕塑的位置，他批評校方是「鬼祟」拆毀雕塑，如果校方認為其行動是正確的話，便不會在半夜突然拆毀雕塑，雖然大家阻止不了校方的決定，但拆走實物也不能改寫歷史。22日晚上已有消息指港大在當日下午的校委會會議決定拆除「國殤之柱」，並立即採取行動在當晚趁夜拆走雕塑，務求趕在天亮前完成拆除行動。港大在23日下午發表聲明稱該雕像已日久老化，校方也沒有批准放置雕塑，參考獨立法律意見認為展示該雕塑在當前的情況有法律風險，不可繼續展示該雕塑，拆除雕塑是顧及港大整體利益的決定，但沒有說明是什麼法律引致風險。
國殤之柱 各地國殤之柱
2023年5月5日，香港警务处国家安全处持法庭手令在元朗区检取国殇之柱。香港方面認為国殇之柱是與煽动他人颠覆国家政权罪案件有关的证物。
剛卸任香港大學校務委員會主席的李國章於2022年1月1日出席商業電台節目時形容「國殤之柱」是騙局，李在沒提出任何證據下聲稱「創作者高志活最初製作「國殤之柱」是紀念1995年美國俄克拉何馬州聯邦調查局大樓爆炸案」，惟美國拒絕接收，雕像輾轉被交予香港支聯會及改為紀念六四事件，李又宣稱「雕像上的人像是西方人而非中國人，與六四完全無關」。
國殤之柱 各地國殤之柱
「國殤之柱」原作者高志活即日回應李國章的指責，並批評李國章試圖抹煞歷史，高志活表示「國殤之柱」是1993至1995年的作品，「國殤之柱」系列原被稱為「恥辱諾貝爾獎」，是為紀念世界各地發生的反人類重大罪行而創作，雕像上的人像包含亞洲人、非洲人、歐洲人及原住民等各個種族，同一雕塑可紀念不同罪行，所以放在任何地方的「國殤之柱」都一樣，並非李國章所謂「雕像上的人像都是西方人」，基座鑿刻的「The old cannot kill the young forever」正是1989年六四事件的學生所說出的，也是「國殤之柱」系列當中最重要，絕非李國章稱所宣稱的「與六四完全無關」 ，高志活受訪時批評否認1989年在中國發生的六四事件才是真正的騙子。高志活又表示要將「國殤之柱」由香港運返歐洲，並已委託律師協助交涉。
港大校委會本科生代表黃靖軒指出李國章的說法是口講無憑，「國殤之柱」在港大校園已擺放20多年，其意義就是要提醒大家「銘記歷史」，並且已在香港人的心中，這是因為藝術品的意義永遠在於觀察者的反應，他已要求校方向學生交代如何保養「國殤之柱」的殘件及日後安排。
2023年5月5日早上，警務處國家安全處持法庭手令採取搜查行動，在元朗區撿取「國殤之柱」作為證物，指與「煽動他人顛覆國家政權罪」案件有關。創作「國殤之柱」的丹麥藝術家高志活對警方檢走「國殤之柱」感到驚訝及奇怪，並指香港警方並沒有就行動與他作任何聯絡。高志活批評事件無法接受，解釋雕塑在香港回歸前已經豎立在香港，是他的藝術項目，亦是他個人決定創作，沒有人煽動他將雕塑豎立在香港大學，所有費用由他個人支付。高志活不理解為何警方將雕塑作為《國安法》案件證物，認為警方做法不合常理，表示除了香港民主陣營以及很多香港人，船公司、搬運起重公司、香港大學，以至香港政府，都曾經協助或批准他將雕塑置於香港。高志活對自己的作品被用於《國安法》證據，感到十分感觸，但事件確定藝術的象徵語言不能被粉碎，當被攻擊時它的意義只會增強。
5月10日，高志活向港府發出公開信，他在信中強調，他是「國殤之柱」的擁有者，在香港也有法律代表，要求警方交代為何在沒有知會他的情況下便取走了他的私人財產。他表示，警方做法「荒謬」，沒有法律依據，他強調由製作、運送，到樹立「國殤之柱」，只是他一個人的主意與行為，其他人都不應負上任何責任。他願意親自到香港法院作證，事件跟其他人無關，由他一個人承擔責任，他亦建議當局詢問前港督彭定康，因為在1997年香港主權移交之前，由他批准「國殤之柱」樹立在香港。5月11日，警方凌晨發稿回應，重申國安處是持法庭手令採取搜查行動，與其他案件一樣，警方是根據調查發展進行取證，以協助推展有關案件，合法合情合理。發言人又強調，一直依法履行維護國家安全的職責和義務，處理該案時亦無例外，特區政府會繼續依法處理有關證物，包括於司法程序完結後的安排。
8月21日，高志活表示，香港保安局长邓炳强拒絕歸還國殤之柱。
1999年雕成，紀念和榮耀兩年前在Acteal大屠殺被屠殺的45名原住民。原於墨西哥城展出，後改於Acteal展示。
2000年雕成，紀念於埃爾多拉多卡拉雅斯大屠殺中因示威而被射殺的無地貧農。原於巴西利亞國會前展出，現於發生大屠殺的城市貝倫豎立。
原定在集中營遺址上豎立，紀念納粹德國統治期間的死難者，及後遇上困難而取消。因應香港大學的國殤之柱被拆除，高志活製作其複製品，在2023年5月23日矗立在柏林阿克塞爾·斯普林格出版集團門前，展覧一個月直到6月23日。
2020年1月23日中午，以反修例運動為題，造型含該事件抗爭者元素，如頭盔、眼罩、豬嘴的港版國殤之柱在丹麥多個政黨見證下豎立於丹麥國會外，為期三個月。該雕刻由高智活、丹麥政黨Alternativet及國際特赦組織共同創作，並獲該國多個政黨支持。高智活稱「唯有我們在西方表達支持，香港人才能捍衛他們的言論自由與和平集會自由」，因而創作該支柱向世界發聲。
國殤之柱 展示國殤之柱直幡被控
一名23歲就讀中大法律博士的女內地生，被指打算於2023年六四於銅鑼灣展示印有國殤之柱圖像的直幡，被告於2023年9月11日在西九龍法院承認一項企圖煽動罪。辯方求情時強調被告因本案而休學，沒有政治背景，並無煽動他人作出非法及暴力行為，與其他一般涉及反修例事件的煽動案有分別。被告只是在網上得悉此運動，沒有製作直幡，並非與其他人合作。案件押後至9月19日判刑，被告繼續還押。
姚宗勋
姚宗勋（1917年-1985年），浙江杭县人。近现代中国著名武术家。初学形意拳于北京洪连顺。1937年秋随师从意拳创始人王芗斋. 1939年王芗斋公开拳学观点并登《实报》接受各门派挑战，姚与周子炎、洪连顺、韩星樵四弟子被指定为招待与各路人士过手，各派名家称服而退。
从1941年开始到1949年换新政权，王老指定姚宗勋代师授徒，在其寓所进行意拳教学推广，著名画家齐白石、李苦蝉也在姚宅进行训练。意拳第二代中在京者多由姚传授，包括后来在日本创立太气拳的“武圣”泽井健一。
1941年，王芗斋赐名为“继芗”，暗示为其衣钵传人。
直到1952年，王芗斋才真正开始向姚宗勋传授意拳真髓。
姚宗勋
上海有一习八卦掌者公开在《解放日报》诋毁王，姚宗勋奉师命亲到上海见师兄张长信和尤彭熙，张在上海武界泰斗峰会上直接点其名，其人惶恐而退。
80年代，因香港知名人士霍英东之子霍震寰邀请赴港。
姚风骨傲然，深受武林崇敬。临终时对其子说：“当我去了之后，你俩无论在什么情况下，都不要麻烦霍震寰。”并要嗣子将其毕生所学写成的《意拳-现代实战拳学》一书公开出版，不得私藏！
膝下两孪生儿子姚承光、姚承荣自由从姚习意拳。
著作：《意拳-中国现代实战拳学》，ISBN 7-81003-202-X
夏鼎基
夏鼎基爵士，KBE，CMG，JP（Sir ，1925年7月6日—1999年9月27日），港英政府官員，曾於1971年至1981年間擔任香港財政司、1981年至1985年間擔任香港布政司。在任職財政司期間，夏鼎基将郭伯偉的不干预主义修订为積極不干預（positive non-interventionism）經濟政策，并在香港实施。
夏鼎基 早期生活
夏鼎基與其兄妹大衛及帕米娜皆生於澳洲塔斯曼尼亞州荷伯特。他早年受教於塔斯馬尼亞大學及劍橋大學國王學院。其後，他在1952年加入服務英國殖民地的行列，並被指派往英屬肯尼亞工作。1961年，夏鼎基被指派往東非的殖民地塞舌爾擔任財政司一職，至1963年被調往香港政府工商署工作。他於1965年被委任為工商署副署長，隨後升任副經濟司。1969年1月，他晉升為副財政司。
夏鼎基 財政司生涯
1971年7月，夏鼎基接替郭伯偉，擔任財政司一職，成為港英政府核心官員。比起郭伯偉，夏鼎基被認為更願意與其他人在預算和貨幣政策上展開討論。夏鼎基認為，香港政府應在財經事務上承擔更多的責任。他留意到，香港政府一向採取一種相似但並不足以形容為「自由放任」的經濟政策處事。1980年，他在財政預算案演講中，將這種獨特的情況定調為「積極不干預」。
他指出，政府不應控制自由市場的資源供應而擾亂市場運作，自由市場應承受投資操作失敗時為自己帶來的惡果，而政府只應在特定的範圍上執行其義務。首先，夏鼎基承認政府的預算和貨幣政策會影響整個經濟市場，而政府操作失誤時，它有責任進行適度干預。其次，政府應準備向銀行和證券業者施加指導及約束。再者，政府應成立諮詢機構，使私人利益最大化及公眾利益能夠受保障。最後，政府應提供市場生活的基本保障，包括法律、醫療保障、滅火服務、衛生管理、興建更多道路及排污系統等，以及向房屋、教育、醫療、衛生服務及社會福利等範疇注資。
夏鼎基 財政司生涯
1972年，港元匯率因英鎊貶值而急跌，但當時的政府並無美元儲備去維持匯率水平。因此，當時的政府為了美元而被迫出售英鎊，從而購入港幣支持匯率，這時香港已改與美元掛鈎。1973年7月，港元匯率再度因聯繫貨幣美元貶值所累而下試低位，這時香港出現資金外流的情況。1973年8月，夏鼎基與總督麥理浩試圖放棄採用英鎊為儲備貨幣，但被英廷拒絕，而英國政府之後提出了一個單方面承諾，保證英鎊的穩定性。1974年，因美元弱勢的緣故，港元又改為自由浮動。然而，浮動匯率引起不少社會問題，包括令通脹上升至9.5%的水平。他認為香港政府不應採用主動干預經濟政策處事，並指出應相信市場自行調節的機制。然而，他後來承認這段時期確實過分相信自行調節，而造成社會經濟紛亂。
夏鼎基 財政司生涯
在任財政司期間，夏鼎基很關心急升的政府開支。麥理浩管治期間，政府曾連續三年錄得巨大的赤字，夏鼎基形容這為「顯然不能接受的」。他提出不少稅制改革以增加政府收入，以及革除政府在此範疇上的不主動性。1973年至1975年三份財政預算案中，夏鼎基皆提出重新加設利得稅的建議，然而受商界的反對而沒有實行。
他亦跟從郭伯偉的構想，希望增加股息稅增加政府收入。1976年，他成立第三屆稅務條例檢討委員會研究相關事務。這個建議最終受立法局非官守議員的反對而擱置，並只有提高利得稅的建議獲接納。
英國在1973年向夏鼎基頒贈聖米迦勒及聖喬治勳章（CMG）以表揚他的服務。1980年，英國向他頒贈大英帝國勳章（KBE），使他獲得爵士勳銜。
夏鼎基 布政司生涯
夏鼎基的布政司生涯較財政司時期相對平淡。1981年11月，他晉升為布政司，成為香港政府內的第二把交椅。在任期間，他監督了區議會的成立及1982年及1985年的區議會選舉。他亦在1985年監督了區域市政局的準備工夫。此外，他曾多次在港督缺位期間署任港督一職。
夏鼎基 個人生活
1985年，他從公共服務行列中退休，返回英国。1999年9月27日，他在乘搭的士回到老人之家之際，在的士內心臟病發逝世，終年74歲。
他的妻子為伊利沙伯·雅麗·辛普森（Elizabeth Alice Simpson），他們於1948年結婚。伊利沙伯曾為香港設計多款紀念硬幣，其中包括慶祝1997年主權移交套裝硬幣的背面圖案。夏鼎基擁有兩個兒子及一個女兒，他的長子查理斯·夏鼎基於2011年被委任為英格蘭及威爾斯高等法院的法官。夏鼎基還是演員潔西·凱芙的曾祖父，她曾在電影哈利波特—混血王子的背叛中飾演文妲·布朗。
位於香港中文大學的「夏鼎基運動場」是紀念他對香港的貢獻。
在香港生活20餘年，但他亦以對中式食品及中式宴會的厭惡為名，因此，他經常堅持點牛扒作膳食。
許效舜
許效舜（1962年7月19日—），臺灣男藝人、主持人、喜劇演員，暱稱舜子，生於基隆市暖暖區，畢業於臺灣省立基隆高級海事職業學校與開南大學健康照顧技術碩士班，中華民國憲兵義務役退伍，法警出身，後從公職轉戰演藝界，與搭檔夥伴暨師父澎恰恰合作多年，兩人的代表作為《鐵獅玉玲瓏》相關系列，也是兩人演藝事業的顛峰之作。許效舜提拔的藝人有九孔、白雲、NONO、、黃鐙輝、馬國畢和蜆仔等人。
許效舜 演藝生涯
1982年在中華民國憲兵服役，期間亦曾加入中國國民黨，直至1984年退伍，同時也不再參與黨務。1984年開始，許效舜曾在臺灣基隆地方法院擔任法警五年，工作期間考上華視編劇班，加入基隆話劇社，報考蘭陵劇坊演員訓練班，也在電視台當二、三線演員。
1985年，許效舜接到第一個電視節目通告，擔任台視連續劇《江湖夜雨十年燈》的臨時演員。1989年，許效舜在蘭陵劇坊三位創辦人之一的金士傑引薦之下，進入電視製作人王偉忠製作的華視綜藝節目《連環泡》演出短劇單元《中國電視史》之《軍教篇》（扮演一個傻兵）而走紅，並同時請辭法警、離開公職。
1990年，許效舜首度主持綜藝節目《連環泡》。1994年至1995年間，許效舜開始培養新進藝人接秀，當時許練習製造道具、編劇、美術等項目一手包辦，進一步強化成為一代笑匠的基礎。許效舜成名前期由王偉忠大力相助，至「石頭家族」成立前，許已成為獨當一面的諧星與主持人。
許效舜 演藝生涯
1999年，許效舜與搭檔夥伴暨師父與澎恰恰在三立台灣台攜手主持的《鐵獅玉玲瓏》大受歡迎，熱潮延續到2002年。由於《鐵獅玉玲瓏》的成功，許效舜乘勢而起，在2001年2月24日與馬世莉為首，帶領一眾子弟兵（主要是1988年《連環泡》內的演員）成立「石頭家族」，在台北市市民大道設立「歡樂石族」公司作為家族總部（曾出現於中視《歡喜玉玲龍》的整人特別企劃）。「石頭家族」主攻搞笑綜藝表演和節目，旗下成員有、白雲、郭子乾、九孔、馬國畢、楊麗音、高明偉、陳為民、江冠宏、羅敏瑜、王彩樺、何妤玟、、張芯瑜、黃鐙輝等人。歡樂石族公司下轄經紀部、編劇組、製作組等部門，石頭家族亦在綜藝節目的收視表現上頗受好評，家族成員主要在三立台灣台《黃金夜總會》演出。
2002年5月，許效舜與家族成員離開三立電視、跳槽MUCH TV，投入MUCH TV午間時段節目《台灣樂麗屋》；然而同年10月《台灣樂麗屋》停播，「石頭家族」往後因此缺乏固定舞台。至2005年11月26日，「石頭家族」旗下藝人的合約正好約滿到期時，許效舜以解除合約、各奔前程為由解散家族，名噪一時的「石頭家族」正式宣告解散。
許效舜 演藝生涯
2010年9月，許效舜開始在基隆市崇右技術學院（今崇右影藝科技大學）教授「劇場實務」課程（通識課程），得到眾多教師與學生的肯定。2011年初與年中，許效舜演出兩部音樂劇受到不少校內人員讚賞。2012年3月起，許擔任該校影視傳播系助理教授。2015年，許效舜與澎恰恰及友人陳偉昌共同成立「鐵人文創」娛樂公司，致力發展台灣影視產業，培養演藝圈人才，鐵人文創後於2019年2月轉型為吉聯數位娛樂公司，提供線上遊戲平台方案服務。
2022年6月，許效舜取得開南大學健康管理研究所之健康照護技術碩士學位，並以該班第一名畢業，獲該校智育獎。
2024年，以《超級夜總會》獲得第59屆金鐘獎綜藝節目主持人獎。
許效舜 個人生活
許效舜自幼生長於台灣基隆市暖暖區。父親許義隆曾任中國國民黨籍資深基隆市議員；母親楊美鳳於2004年因肝癌逝世；祖父許朝宗曾任臺灣鐵路管理局八堵車站副站長為為二二八八堵車站事件受難者。
1992年，許效舜與李優君結婚，曾被外界稱為「美女與野獸」的婚姻。
2011年，許效舜梅開二度，與後來交往的女友陳愉結婚，後一子一女陸續誕生。
許效舜篤信佛教，亦有收藏住家附近大小珍奇石頭的習慣，從對家族與祖家店鋪的命名突顯他對石頭的熱愛。2006年6月，許效舜在基隆市暖暖區東勢街開設「舜子的家—石頭族茶棧」，替人算命。
2016年起，許效舜獲聘為京都府文化觀光大使。
2019年5月底，許效舜在節目錄影前的記者聯訪時透露有意參加111年九合一選舉基隆市市長；至2020年5月底，許效舜獲台灣民眾黨邀請在地方政治研習之基隆場演講時透露「不排除與任何政黨合作」，至2021年7月19日，許效舜出席公開活動時宣布放棄考慮參選基隆市長。
2022年6月，許效舜自開南大學的健康照顧技術碩士班畢業。
逻辑综合
在集成电路设计中，邏輯合成（英語：）是所设计数字电路的高抽象级描述，经过布尔函数化简、优化后，转换到的逻辑门级别的电路连线网表的过程。
逻辑综合 概述
通常，逻辑综合的信息来源是硬件描述语言——主要是VHDL和Verilog等，设计人员通常使用硬件描述语言来进行电路的高级抽象（通常是数字电路寄存器传输级的数据、行为）描述数字电路的逻辑功能，这样他们可以把更多精力投入功能方面的设计，而避免在一开始就研究可能极其复杂的电路连线。
然而，从电路的高级抽象描述到实际连线网表，并不是一项简单的工作。在以前，这需要设计人员完成逻辑函数的建立、简化、绘制逻辑门网表等诸多步骤。随着电路的集成规模越来越大，人工进行逻辑综合变成了一项十分繁琐的任务。
随着电子设计自动化的发展，逻辑综合这一步骤可以由计算机工具辅助完成。但是，由于自动化逻辑综合工具并不总能够产生最优化的逻辑门网表，因此人工的介入仍然不可缺少。某些工具能够在可编程逻辑器件，如可编程阵列逻辑（）和现场可编程逻辑门阵列（）上生成数据流过程，而另一些工具则可以生产专用集成电路。逻辑综合是电子设计自动化的一个重要方面。
逻辑综合 历史
逻辑综合的发展可以追溯到乔治·布尔（1815－1864）对逻辑代数的研究（逻辑代数现在也被称为“布尔代数”）。1938年，克劳德·香农展示了如何使用逻辑代数来描述电路开关切换的过程。在早期，逻辑设计牵涉了对真值表的处理（如利用卡诺图）。通过将一系列规则将卡诺图上的某些项进行合并，可以得到最小化的逻辑，即逻辑式可以得到简化。人工进行上述的操作可以处于四到六个变量的卡诺图。但是以图形表示的卡诺图不适合算法的导出，因此人们需要研究代数形式的逻辑化简算法。:189
逻辑综合 历史
对逻辑最小化进行自动化的第一步是引入奎因－麦克拉斯基算法，它可以在计算机上执行。进行逻辑简化的目的是得到使用最少数量的逻辑器件，并精确地对表达原始逻辑式的意义。人们可以使用卡诺图来完成变量较少的逻辑函数的化简。现在，Espresso启发式逻辑简化器（）成为了完成这一过程更有效的工具。早期数字逻辑的另一个研究领域是对有限状态机的简化和编码，这一工作对于当时的设计者来说并不是件容易的工作。逻辑综合的应用大多于数字计算机设计相关。IBM和贝尔实验室在逻辑综合自动化工具发展的早期扮演了关键的角色。从分立的逻辑门到可编程逻辑阵列（）促进了高效率的两级逻辑最小化的发展，这是由于两级描述中的最小化过程可以减少可编程逻辑阵列的面积。
逻辑综合 历史
然而，两级的逻辑电路在超大规模集成电路中的重要程度受到限制。大多数的设计者使用多级逻辑。实际情况是，几乎所有电路的寄存器传输级（）描述或其他行为级描述都是多级的。早期IBM的LSS曾被用来设计多级电路。它使用了局部的变形来简化逻辑。LSS以及Yorktown Silicon编译系统在1980年代促进了逻辑综合的研究进程。一些大学将这些研究领域公开，其中加州大学伯克利分校的SIS、加州大学洛杉矶分校的RASP以及科罗拉多大学博尔德分校的BOLD最为知名。在十几年的时间内，逻辑综合技术迅速转变成市场上销售的电子设计自动化产品。
随着集成电路的规模的不断增大，逻辑综合工具的重要性日益凸显。首先，由于电路十分复杂，过去适合小规模、中规模集成电路的技术方法不再具有效率的优势，此外，在深亚微米级的超大规模集成电路中，元件的互连延迟变得十分复杂，但是这一情况对于电路的正常工作十分重要，现代的硬件描述语言和逻辑综合、物理设计工具可以很好地处理这些问题。:211将先进的硬件描述语言、逻辑仿真、逻辑综合等工具配合使用，可以提高设计工作的效率和准确程度。
逻辑综合 逻辑元件
在标准的设计流程中，逻辑设计是电子电路的功能设计（）转换到以逻辑、算数以及控制流程的表示形式。这一步骤的成果通常是一个寄存器传输级描述。逻辑设计之后的下一步是电路设计。在现代的电子设计自动化中，逻辑设计可以通过使用基于行为级描述的高阶合成工具自动完成。
逻辑功能元件通常由与、或、异或、与非等逻辑门组成，它们在数字电路中是最基本的电路元件。使用这些逻辑元件可以实现运算等功能。诸如加法器、乘法器（）都是由基本的逻辑元件构成的。
在逻辑综合之前，设计人员通常使用高级抽象的硬件描述语言，这通常不涉及所使用的具体器件工艺。逻辑综合过程将高级抽象的描述与具体的器件工艺结合起来。逻辑综合公司和硬件厂商通常进行合作，后者把基础元件（如各种逻辑门）的硬件描述语言进行预定义，附加在逻辑综合工具里，这些预定义包含了基础元件的功能、时序等方面的信息。这些信息的集合叫做“工艺库”。有的时候，系统提供的工艺库并不是最优化的，设计人员需要自己完成某个特定工艺库的定义。
逻辑综合 高级综合或行为级的描述
为了提高设计人员的工作效率，人们致力于电路的行为级描述的研究，并在2004年推出了首款商用解决方案，这些工具可以用来设计复杂的专用集成电路和现场可编程逻辑门阵列应用。这些工具可以在C层次到寄存器传输级之间自动工作，用来实现门级别的设计。如今，高级综合，也被称为行为级综合，主要指从高级语言，例如C语言等，来实现逻辑电路的合成，而逻辑综合则特指从电路的结构、逻辑功能向寄存器传输级的转换。
尽管自动化逻辑综合工具已经有一定的发展，但是该技术仍然有不完善之处。硬件描述语言只有一部分子集能够被正确转化，它们被称为“可综合的”。
逻辑综合 多层次逻辑的优化
具有实用逻辑功能的电路通常使用了多层次的逻辑网络。现代的电路综合工具，可以读取、识别寄存器传输级的硬件描述语言代码，构建对应的多层次逻辑电路网络。不过有的时候，两个电路虽然能够实现基本相同的逻辑功能，但是由于二者代码不尽相同，其中一个综合生成的门级网表可能远比另一个复杂。例如，在Verilog里，设计人员如果不指名向量寄存器的位宽，那么逻辑综合产生的网表会比指明位宽的情况庞大得多；:204另外，如果if-else语句结构没有指明所有可能出现的情况，虽然在功能验证时不会出现问题，但是逻辑综合工具有可能认为设计人员在定义一个电平敏感的锁存器。:219这就需要设计人员掌握一定的硬件描述语言编程技巧，并使用良好的代码风格。
逻辑综合 多层次逻辑的优化
接下来，综合工具会使用对设计者来说不可见的技术方法，将这个逻辑电路网络进行优化。优化的内容，是在此阶段采取一些与具体半导体器件工艺无关的计算机技术，来简化逻辑函数，从而让所用的逻辑门数减少，并满足一定的时序、面积、功耗要求。这一步所完成的任务和人工利用卡诺图化简逻辑函数的目的一致，不过自动化的逻辑综合工具大大降低了人工操作的难度和错误率。
最后，优化过后的逻辑门网表将进一步接受各种验证，保证其功能符合设计人员的预期。然后，网表将被送往集成电路硬件厂商，在那里技术人员将采用器件与具体器件工艺相关的技术，根据逻辑门网表制造真实的电路，如专用集成电路。
Therac-25案例
Therac-25事件是在軟體工程界被大量引用的案例。Therac-25是加拿大原子能有限公司（AECL）所生產的放射線療法機器，在Therac-6和Therac-20之後推出（以往的Therac-6和Therac-20是加拿大原子能有限公司和法國的CGL公司合作開發）。在1985年到1987年之間，在美國及加拿大至少有六起和Therac-25相關的醫療事故，因為軟體設計時的瑕疵，使病人受到了過量的輻射:425。軟體的瑕疵是因為競爭危害（二個同時進行程式之間時序衝突造成的問題），有瑕疵時會使病患接受到比正常劑量高一百倍的輻射，因此造成患者死亡或重傷。
此一事故突顯了安全關鍵系統若使用軟體控制時的潛在危險性，也是軟體工程及医学信息学的經典案例。另外因為工程師的過度自信:428，而且沒有進行適當的盡職調查來修復已知的軟體问題，這也是一個極端的例子，工程師因為對其初期的工程過度自信，沒有相信終端用戶提出的問題，最後產生了嚴重的結果。Therac-25事件后，軟體開發工程化管理方法論开始得到重视。
Therac-25案例 設計
Therac-25可以進行二種放射線療法：
若是要進行直接電子束療法，設備會直接產生低能量的電子束，利用電磁鐵掃描方式讓電子束分散到安全的劑量範圍。若是要進行百萬伏特級X射線療法，設備會轉動四個零件調整電子束的路徑，使電子束進入X射線腔中，而X射線腔也有設備會偵測電子束的強度。
Therac-25案例 問題描述
此事件發生時，所發射的是高能量的電子束，而不是預期的低能量電子束，而且設備對應的零件沒有讓電子束進入X射線腔中。以前的機種有硬體互鎖機制以避免這種情形發生，而Therac-25取消了硬體互鎖機制，為了安全起見改用軟體的互鎖機制。軟體互鎖機制在有競爭危害時會失效。其缺陷如下：有一個測試程序中一位元組的計數器常常會溢位，若操作員恰好在計數器溢位時輸入命令，軟體互鎖機制會失效。
高能量的電子束給予的能量是理想輻射劑量的100倍，是可能會造成β輻射的致命劑量。患者Ray Cox描述其感覺像「強烈的電擊」，他因此尖叫跑出診療室。幾天後病人開始出現輻射灼傷，病人也開始出現辐射過量的症狀，其中有三個病患後來因為辐射過量而死亡。
Therac-25案例 根本原因
調查委員會調查後的結論是此一系列事故的主因是不良的軟體設計及開發實務，沒有明確的將主因歸因到所找到的軟體編程錯誤。而軟體的設計方式也讓軟體在實務上不可能以自動化測試進行測試。
研究這系列事故的研究者發現了幾個造成此事件的主因，包括了以下的組織層面原因：
研究者也發現一些工程方面的原因：
此軟體是用組合語言撰寫，因此在软件的设计和測試時需要耗费更多精力。不過語言選擇本身沒有列為事故的主要原因。設備也使用其自己的作業系統。
Leveson指出此事件的一個重大教訓就是不可以假設復用的軟體就一定安全： 
「有一個天真的假設，就是認為軟體復用以及用現有的商業軟體可以增加安全性，因為要使用的軟體已經頻繁使用過。復用的軟體模組無法保證在配合新系統使用時的安全性...」。為了因應像Therac-25這類的事件，創立了IEC 62304標準，導入了針對醫療設備的開發生命週期標準，而且也有針對使用未知譜系的軟件時的特定建議作法。
Verilog
Verilog是一种用于描述、设计电子系统（特别是数字电路）的硬件描述语言，主要用於在集成电路设计，特别是超大规模集成电路的计算机辅助设计。Verilog是电气电子工程师学会（IEEE）的1364号标准。
Verilog能够在多种抽象级别對数字逻辑系统进行描述：既可以在晶体管级、逻辑门级进行描述，也可以在寄存器传输级对电路信号在寄存器之间的传输情况进行描述。:18除了对电路的逻辑功能进行描述，Verilog代码还能够被用于逻辑仿真、逻辑综合，:3-7其中后者可以把寄存器传输级的Verilog代码转换为逻辑门级的网表，从而方便在现场可编程逻辑门阵列上实现硬件电路，或者让硬件厂商制造具体的专用集成电路。设计人员还可以利用Verilog的扩展部分Verilog-AMS进行模拟电路和混合信号集成电路的设计。
Verilog 发展历史
1983年末，Gateway设计自动化公司的工程师創立了Verilogs。当时Gateway设计自动化公司还叫做自动集成设计系统（Automated Integrated Design Systems），1985年公司将名字改為Gateway设计自动化。该公司的菲尔·莫比（Phil Moorby）完成了Verilog的主要设计工作。1990年，Gateway设计自动化被Cadence公司收购。
1990年代初，开放Verilog国际（Open Verilog International, OVI）组织（即现在的Accellera）成立，Verilog面向公有领域开放。1992年，该组织寻求将Verilog纳入电气电子工程师学会标准 。最终，Verilog成为了电气电子工程师学会1364-1995标准，即通常所说的Verilog-95。
Verilog 发展历史
设计人员在使用这个版本的Verilog的过程中发现了一些可改进之处。为了解决用户在使用此版本Verilog过程中反映的问题，Verilog进行了修正和扩展，这部分内容后来再次被提交给电气电子工程师学会。这个扩展后的版本后来成为了电气电子工程师学会1364-2001标准，即通常所说的Verilog-2001。Verilog-2001是对Verilog-95的一个重大改进版本，它具备一些新的实用功能，例如敏感列表、多维数组、生成语句块、命名端口连接等。目前，Verilog-2001是Verilog的最主流版本，被大多数商业电子设计自动化软件包支持。
Verilog 发展历史
2005年，Verilog再次进行了更新，即电气电子工程师学会1364-2005标准。该版本只是对上一版本的细微修正。这个版本还包括了一个相对独立的新部分，即Verilog-AMS。这个扩展使得传统的Verilog可以对集成的模拟和混合信号系统进行建模。:255容易与电气电子工程师学会1364-2005标准混淆的是加强硬件验证语言特性的SystemVerilog（电气电子工程师学会1800-2005标准），它是Verilog-2005的一个超集，它是硬件描述语言、硬件验证语言（针对验证的需求，特别加强了面向对象特性）的一个集成。
2009年，IEEE 1364-2005和IEEE 1800-2005两个部分合并为IEEE 1800-2009，成为了一个新的、统一的SystemVerilog硬件描述验证语言（hardware description and verification language, HDVL）。
Verilog 以模块为基础的设计
描述复杂的硬件电路，设计人员总是将复杂的功能划分为简单的功能，模块是提供每个简单功能的基本结构。设计人员可以采取“自顶向下”的思路，将复杂的功能模块划分为低层次的模块。:58这一步通常是由系统级的总设计师完成，而低层次的模块则由下一级的设计人员完成。自顶向下的设计方式有利于系统级别层次划分和管理，并提高了效率、降低了成本。“自底向上”方式是“自顶向下”方式的逆过程。
使用Verilog描述硬件的基本设计单元是模块（module）。构建复杂的电子电路，主要是通过模块的相互连接调用来实现的。模块被包含在关键字module、endmodule之内。:59实际的电路元件。Verilog中的模块类似C语言中的函数，它能够提供输入、输出端口，可以实例调用其他模块，也可以被其他模块实例调用。模块中可以包括组合逻辑部分、过程时序部分。例如，四选一的多路选择器，就可以用模块进行描述。它具有两个位选输入信号、四个数据输入，一个输出端，在Verilog中可以表示为：
Verilog 以模块为基础的设计
設計人員可以使用一個頂層模組，通过实例调用上面這個模組的方式来进行测试。这个顶层模块常被称为“测试平台（Testbench）”。
为了最大程度地对电路的逻辑进行功能验证，测试代码需要尽可能多地覆盖系统所涉及的语句、分支、条件、路径、触发、状态机状态，:141-144验证人员需要在测试平台里创建足够多的输入激励，:8并连接到被测模块的输入端，然后检测其输出端的表现是否符合预期（诸如SystemVerilog的硬件验证语言能够提供针对验证专门优化的数据结构，以随机测试的方式进行验证，这对于高度复杂的集成电路设计验证可以起到关键作用）。实例调用模块时，需要将端口的连接情况按照这个模块声明时的顺序排列。这个顶层模块由于不需要再被外界调用，因此没有输入输出端口：:4
在这个测试平台模块里，设计人员可以设定仿真时的输入信号以及信号监视程序，然后观察仿真时的输出情况是否符合要求，这样就可以了解设计是否达到了预期。
Verilog 以模块为基础的设计
示例中的对模块进行实例引用时，按照原模块声明时的顺序罗列了输入变量。除此之外，还可以使用或者采用命名端口连接的方式。使用这种方式，端口的排列顺序可以与原模块声明时不同，甚至可以不连接某些端口：
上面所述的情况是，测试平台顶层模块的测试变量直接连接了所设计的功能模块。测试平台还可以是另一种形式，即测试平台并不直接连接所设计的功能模块，而是在这个测试平台之下，将激励模块和功能模块以相同的抽象级别，通过线网相互连接。这两种形式的测试平台都可以完成对功能模块的测试。大型的电路系统，正是由各个层次不同模块之间的连接、调用，来实现复杂的功能的。:11
Verilog 语言要素
Verilog的设计初衷是成为一种基本语法与C语言相近的硬件描述语言。:18这是因为在Verilog设计之初，C语言已经在许多领域得到广泛应用，C语言的许多语言要素已经被许多人习惯。一种与C语言相似的硬件描述语言，可以让电路设计人员更容易学习和接受。不过，Verilog与C语言还是存在许多差别。另外，作为一种与普通计算机编程语言不同的硬件描述语言，它还具有一些独特的语言要素，例如向量形式的线网和寄存器、过程中的非阻塞赋值等。总的来说，具备C语言能力的设计人员将能够很快掌握Verilog硬件描述语言。
空白符是指代码中的空格（对应的转义标识符为\b）、制表符（\t）和换行（\n）。:17如果这些空白符出现在字符串里，那么它们不可忽略。除此之外，代码中的其他空白符在编译的时候都将会被视为分隔标识符，即使用2个空格或者1个空格并无影响。不过，在代码中使用合适的空格，可以让上下行代码的外观一致（例如使赋值运算符位于同一个竖直列），从而提高代码的可读性。
Verilog 语言要素
为了方便代码的修改或其他人的阅读，设计人员通常会在代码中加入注释。与C语言一样，有两种方式书写注释。第一种为多行注释，即注释从/*开始，直到*/才结束；另一种为单行注释，注释从//开始，从这里到这一行末尾的内容会被系统识别为注释。
某些电子设计自动化工具，会识别出代码中以特殊格式书写、含有某些预先约定关键词的注释，并从这些注释所提取有用的信息。这些注释不是供人阅读，而是向第三方工具提供有关设计项目的额外信息。例如，某些逻辑综合工具可以从注释中读取综合的约束信息。:24
Verilog是一种大小写敏感的硬件描述语言。其中，它的所有系统关键字都是小写的。:29
Verilog代码中用来定义语言结构名称的字符称为标识符，包括变量名、端口名、模块名等等。标识符可以由字母、数字、下划线以及美元符（$）来表示。但是标识符的第一个字符只能是字母、数字或者下划线，不能为美元符，这是因为以美元符开始的标识符和系统任务的保留字冲突。:19
Verilog 语言要素
和其他许多编程语言类似，Verilog也有许多保留字（或称为关键字），用户定义的标识符不能够和保留字相同。Verilog的保留字均为小写。:19变量类型中的wire、reg、integer等、表示过程的initial、always等，以及所有其他的系统任务、编译指令，都是关键字。可以查阅官方文献以完整的关键字的列表。
转义标识符（又称转义字符），是由\开始，以空白符结束的一种特殊编程语言结构。这种结构可以用来表示那些容易与系统语言结构相同的内容（例如"在系统中被用来表示字符串，如果字符串本身的内容包含一个与之形式相同的双引号，那么就必须使用转义标识符）。下面列出了常用的几种转义标识符。除此之外，在反斜线之后也可以加上字符的ASCII，这种转义标识符相当于一个字符。常用的转义标识符有\n（换行）、\t（制表位）、\b（空格）、\\（反斜杠）和\"（英文的双引号）等。
Verilog 语言要素
上面列出了Verilog采用的具有八种信号强度的四值逻辑（four-valued logic），数字电路中的信号可以用逻辑值、信号强度加以描述。当系统遇到信号之间的竞争时，需要考虑各组信号的状态和强度。如果驱动统一线网的信号强度不同，则输出结果是信号强度高的值；如果两个强度相同的信号之间连接到同一个线网，将会发生竞争，结果为不确定值x。:20
Verilog所用到的所有变量都属于两个基本的类型：线网类型和寄存器类型。:30
Verilog 语言要素
线网与我们实际使用的电线类似，它的数值一般只能通过连续赋值（continuous assignment），由赋值符右侧连接的驱动源决定。线网在初始化之前的值为x（trireg类型的线网是一个例外，它相当于能够储存电荷的电容器:105）。如果未连接驱动源，则该线网变量的当前数值为z，即高阻态。线网类型的变量有以下几种：wire、tri、wor、trior、wand、triand、tri0、tri1、supply0、supply1、trireg，其中wire作为一般的电路连线使用最为普遍，而其他几种用于构建总线，即多个驱动源连接到一条线网的情况，:79-80或搭建电源、接地等。当进行模块的端口声明时，如果没有明确指出其类型，那么这个端口会被隐含地声明为wire类型。因此，在声明输出端口时应该注意是否有必要加上reg关键字。以下面的代码片段为例：
Verilog 语言要素
寄存器与之不同，它可以保存当前的数值，直到另一个数值被赋值给它。在保持当前数值的过程中，不需要驱动源对它进行作用。如果未对寄存器变量赋值，它的初始值则为x。Verilog中所说的寄存器类型变量与真实的硬件寄存器是不同的，它是指一个储存数值的变量。如果要在一个过程（initial过程或always过程）里对变量赋值，这个变量必须是寄存器类型的。寄存器类型的变量有以下几种：reg（普通寄存器）、integer（整数）、time（时间）、real（实数），其中reg作为一般的寄存器使用最为普遍。利用寄存器变量的数组，还可以对ROM进行建模。
关于选择线网类型还是寄存器类型，需要符合一定的规定。模块的输入端口可以与外界的线网或寄存器类型的变量连接，但是这个模块输出端口只能连接到外界的线网。再简单点，就是在两个模块的信号连接点，提供信号的一方可以是寄存器或者线网，但是接受信号的一方只能是线网。:35-36此外，在initial、always过程代码块中赋值的变量必须是寄存器类型的，:58:30而连续赋值的对象只能是线网类型的变量。:81:81
Verilog 语言要素
在Verilog里，当一个变量的类型确定，即已经知道它是寄存器类型或者是线网类型，当把具体的数值赋值给它时，需要利用下面所述的数字表示方法。数字表示的基本语法结构为<位宽>'<数制的符号><数值>。:31其中，位宽是与数据大小相等的对应二进制数的位数加上占位所用0的位数，这个位数需要使用十进制来表示。位宽是可选项，如果没有指明位宽，则默认的数据位宽与仿真器有关（最小32位）；数制需要用字母来表示，h对应十六进制，d对应十进制，o对应八进制，b对应二进制。如果没有指明数制，则默认数据为十进制数。:18例如：
如果某个数的最高位为x或z，那么系统会自动使用x或z来填充没有占据的更高位。如果最高位为其他情况，系统会自动使用0来填充没有占据的更高位。
向量形式的数据是Verilog相对C语言较为特殊的一种数据，但是这种数据在硬件描述语言中十分重要。在Verilog中，标量的意思是只具有一个二进制位的变量，而向量表示具有多个二进制位的变量。如果没有特别指明位宽，系统默认它为标量。:21
Verilog 语言要素
在真实的数字电路，例如将两个四位二进制数相加的进位加法器中，我们可以发现，其中一个数是通过四条电线（每条线表示四位中的某一位）连接到加法器上的。我们可以用一个向量来表示这个多位数，分别用这个向量的各个分量来表示“四条电线”，即四位中的某一位。这样做的好处是，可以方便地在Verilog代码的其他地方选择其中的一位（位选）或多位（域选）。:22当然，如果没有进行位选或域选，则这个多位数整体被选择。
向量的表示需要使用方括号，方括号里的第一个数字为向量第一个分量的序号，第二个数字为向量最后一个分量的序号，中间用冒号隔开。向量分量的序号不像C语言的数组一样必须从0开始，不过为了和数字电路里二进制数高低位的表示方法一致，我们常常让最低位为0（即对于四位二进制数，其最高位为第3位，次高位为第2位，次低位为第1位，最低位为第0位），当然这只是一种习惯。例如，上面提到的四位二进制数用向量表示为：
上面的向量声明之后，我们就可以方便地选择其中的某几个分量进行操作。请注意用于域选的方括号的位置在向量名称之后，方括号内的数字为所需的位数。例如我们可以进行以下操作：
Verilog 语言要素
当对向量进行赋值时，如果右边的数值位宽大于左边的变量，则多出来的位被丢弃；如果右边的数值位宽小于左边的变量，则不够的位用0填补。
Verilog中的几种寄存器类型的数据，:32包括reg、integer、time、real，以及由这几种数据构成的向量，都可以构成数组。声明数组时，方括号位于数组名的后面，括号内的第一个数字为第一个元素的序号，第二个数字为最后一个元素的序号，中间用冒号隔开。如果数组是由向量构成的，则数组的其中某个元素是向量。同样，出于习惯考虑，我们一般让数组第一个元素的序号为0，后面元素的序号依次递增。此外，和C语言类似，用户可以声明多维数组。例如：
由于数组和向量的表示都使用了方括号，因此使用时需要注意这个变量或向量的名称在最初被声明为何种类型的数据。上面第三行的例子是65536个8位向量组成的向量数组，它可以描述一个64KB的存储器。
Verilog 语言要素
表示数组某个元素时，允许使用变量来表示元素的索引（如number [i] = 1234;），但是表示一个向量的一位或者几位时，只允许使用数字来表示位的索引；此外，使用数组时一次只能对一个元素进行操作，而不能向向量那样同时对连续的几个位进行操作，例如my_input [65535][7:4] = 4'b1010;将一个四位二进制数赋值给第65536个元素的高四位。:86
可以通过parameter关键字声明参数。参数与常数的意义类似，不能够通过赋值运算改变它的数值。在模块进行实例化时，可以能够通过defparam，即参数重载语句块来改变模块实例的参数。另一种方法是在模块实例化时，使用#()将所需的实例参数覆盖模块的默认参数。局部参数可以用localparam关键字声明，它不能够进行参数重载。:25
在设计中使用参数，可以使得模块代码在不同条件下被重复利用，例如四位数全加器和十六位数全加器可以通过参数实例化同一个通用全加器模块。:29
Verilog 语言要素
Verilog中的字符串总体来说与C语言中的字符串较为类似，其中每个字符以ASCII表示，占8位。字符串存储在位宽足够的向量寄存器中。字符串中的空格、换行等特殊内容，以转义标识符（参见前面提到过的转义标识符）的形式表示。
为了使设计人员方便地使用寄存器传输级描述，Verilog提供了多种流程控制结构，包括if、if...else、if...else if...else等形式的条件结构，case分支结构，for、while循环结构。这些流程控制结构与C语言有着相似的用法。不同的循环结构可能造成不同的逻辑综合结果。Verilog也提供了一些C语言中没有的流程控制结构以适应硬件描述语言的需要，例如casex、casez两种选择结构，前者可以条件数值中的x、z均作为无关值，后者仅将z作为无关值；:53:87-88此外还提供了forever、repeat两种循环结构，分别用于无限循环和指定次数循环。:56-65:109-126数字电路的逻辑功能描述常常使用到这些流程控制结构，例如，case结构可以清晰地描述一个数据选择器。
Verilog 语言要素
Verilog的许多运算符和C语言类似，但是有一部分运算符是特有的，例如拼接运算符、缩减运算符、带有无关位的相等运算符等。
按位
按位取反（~）：1个多位操作数按位取反。例如：a=4'b1011，则~a的结果为4'b0100
按位与（&）：2个多位操作数按位进行与运算，各位的结果按顺序组成一个新的多位数。例如：a=2'b10，b=2'b11，则a&b的结果为2'b10
按位或（|）：2个多位操作数按位进行或运算，各位的结果按顺序组成一个新的多位数。例如：a=2'b10，b=2'b11，则a|b的结果为2'b11
按位异或（^）：2个多位操作数按位进行异或运算，各位的结果按顺序组成一个新的多位数。例如：a=2'b10，b=2'b11，则a^b的结果为2'b01
按位同或（~^或^~）：2个多位操作数按位进行同或运算，各位的结果按顺序组成一个新的多位数。例如：a=2'b10，b=2'b11，则a~^b的结果为2'b10
Verilog 语言要素
缩减
缩减与（&）：对一个多位操作数进行缩减与操作，先将它最高位与次高位进行与操作，其结果再与第二次高位进行与操作，直到最低位。例如：&(4'b1011)的结果为0
缩减与非（~&）：对一个多位操作数进行缩减与非操作，先将它最高位与次高位进行与非操作，其结果再与第二次高位进行与非操作，直到最低位。例如：~&(4'b1011)的结果为1
缩减或（|）：对一个多位操作数进行缩减或操作，先将它最高位与次高位进行或操作，其结果再与第二次高位进行或操作，直到最低位。例如：|(4'b1011)的结果为1
缩减或非（~|）：对一个多位操作数进行缩减或非操作，先将它最高位与次高位进行或非操作，其结果再与第二次高位进行或非操作，直到最低位。例如：~|(4'b1011)的结果为0
缩减异或（^）：对一个多位操作数进行缩减异或操作，先将它最高位与次高位进行异或操作，其结果再与第二次高位进行异或操作，直到最低位。例如：^(4'b1011)的结果为1
缩减同或（~^or^~）：对一个多位操作数进行缩减同或操作，先将它最高位与次高位进行同或操作，其结果再与第二次高位进行同或操作，直到最低位。例如：~^(4'b1011)的结果为0
关系
大于（>）：比较2个操作数，如果前者大于后者，结果为真
小于（<）：比较2个操作数，如果前者小于后者，结果为真
大于或等于（>=）：比较2个操作数，如果前者大于或等于后者，结果为真
小于或等于（<=）：比较2个操作数，如果前者小于或等于后者，结果为真
逻辑相等（==）：2个操作数比较，如果各位均相等，结果为真。如果其中任何一个操作数中含有x或z，则结果为x
逻辑不等（!=）：2个操作数比较，如果各位不完全相等，结果为真。如果其中任何一个操作数中含有x或z，则结果为x
case相等（===）：2个操作数比较，如果各位（包括x和z位）均相等，结果为真
case不等（!==）：2个操作数比较，如果各位（包括x和z位）不完全相等，结果为真
系统任务可以被用来执行一些系统设计所需的输入、输出、时序检查、仿真控制操作。:51-53所有的系统任务名称前都带有美元符号$使之与用户定义的任务和函数相区分。例如，$display用于显示指定的字符串，然后自动换行（用法类似C语言中的printf函数）；$monitor用于监视变量，一旦被监视的变量发生变化，会显示指定的字符串；而$time可以提取当前的仿真时间。完整的列表请查阅参考工具、Verilog手册或标准文档。
Verilog具有一些编译指令，它们的基本格式为`<keyword>，注意第一个符号不是单引号，而是键盘上数字1左边那个键对应的撇号。常用的编译指令有文本宏预定义`define、`include，它们的功能与C语言中类似，分别提供文本替换、文件包含的功能。Verilog还提供了`ifdef、`ifndef等一系列条件编译指令，设计人员可以使得代码在满足一定条件的情况下才进行编译。此外，`timescale指令可以对时间单位进行定义。:132详细的编译指令清单请参阅相关参考书籍。
Verilog 寄存器传输级描述
在Verilog中，可以声明两种不同的过程：always过程和initial过程。过程可以是包含时序的过程描述，而不包含时序的过程还可以表达组合逻辑。:170always过程从关键字always开始，可以连续多次运行，当过程的最后一行代码执行完成后，再次从第一行代码开始执行。如果没有使用系统任务$finish，always过程将不断循环执行。initial过程从关键字initial开始，它只能执行一次。:140-145
一个模块中可以包含多个过程，各个过程相互之间是并发执行的。不过，过程不能够嵌套使用。如果过程中有多个语句，则需要使用关键字begin、end或fork、join将它们组成一个代码块。这两种关键字组合代表着顺序代码块和并行代码块，后面的部分会讲述这两种结构。
例如，利用always过程循环执行的特点，可以为模块提供一个时间脉冲（注意第一个initial过程为时钟的初始化，这个过程只需要进行一次）：
Verilog 寄存器传输级描述
虽然，always代码块和while语句、forever语句都能提供循环功能，但是always代码块的循环更侧重过程的循环执行，而后二者更侧重代码的循环执行。因此，为了使代码更具条理，过程的循环应当用always语句描述。当然，在实际使用过程中，强制使用其中的某一种在功能实现上都是可行的。
在Verilog中，有两种赋值运算，一种叫做阻塞赋值（blocking assignment），其运算符为=；另一种叫做非阻塞赋值（non-blocking assignment），其运算符为<=。在顺序代码块中使用阻塞赋值语句，如果这一句没有执行完成，那么后面的语句不会执行；如果在顺序代码块中使用非阻塞赋值，则执行这一句的同时，并不会阻碍下一句代码的执行。:47而且，如果后一个语句涉及前面一个非阻塞赋值语句中的变量，由于这两个语句“同时”执行，因此后一个语句所用到的是前面一个语句执行前变量的数值。非阻塞赋值是Verilog作为硬件描述语言与普通编程语言的一个重大区别。
带有两个触发器输出端的简单示例如下
Verilog 寄存器传输级描述
上面的例子如果没有使用非阻塞赋值，而使用阻塞赋值，那么flop1和flop2的数值就不能被交换。flop1和flop2在执行完毕后的数值都与之前flop2的数值相同。在传统的编程语言中，可能需要一个临时的变量，或者使用指针，才能够达到交换两个变量的目的。这里使用了非阻塞赋值，相当于引入了一个隐含的临时变量。第二个非阻塞赋值右边的a是第一句赋值之前的数值，变量交换的目的得以实现。:84信号边缘敏感的过程语句块内常使用非阻塞赋值，使语句块的诸赋值语句同时进行，虽然功能上似乎可以用阻塞赋值实现，但是仿真时会产生不正常的结果。:180
通常的过程赋值语句往往只有在触发或循环等情况，即赋值语句被执行到时候，才会使左边的寄存器变量改变一次；而线网变量的连续赋值则一直“监视”右边表达式的变化，一旦其结果发生变化，立即会左边的线网变量更新为此结果。如果需要对寄存器变量进行过程连续赋值，则可以使用Verilog提供的assign或force关键字“强制地”将赋值运算符右边表达式的结果连续不断地施加在左边的寄存器变量上。