hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
입력 가설 습득-학습 가설
현대 언어학에서는 인간이 어떻게 언어 능력을 발전시킬 수 있는지에 대한 많은 이론들이 있다. 스티븐 크라셴의 습득-학습 가설에 따르면, 우리가 언어 능력을 발전시키는 두 가지 독립적인 방법이 있는데, 그것은 습득과 학습이다. 이 이론은 현대 언어 습득 이론의 핵심이며, 아마도 크라셴의 이론 중 가장 근본적인 것일 것이다.
언어 습득은 개인이 의식할 필요가 없는 자연스럽고 직관적이며 잠재의식적인 과정이다. 그 과정이 일어나는 동안에는 이를 인식하지 못하며, 새로운 지식이 습득되었을 때 습득자는 일반적으로 자신이 새로운 지식을 가지고 있다는 것을 깨닫지 못한다. 크라셴에 따르면, 성인과 어린이 모두 잠재의식적으로 언어를 습득할 수 있으며, 쓰기 또는 말하기 언어 모두 습득될 수 있다. 이 과정은 아이들이 모국어를 배울 때 겪는 과정과 유사하다. 습득은 목표 언어로 의미 있는 상호작용을 필요로 하며, 이때 습득자는 형식보다는 의미에 집중한다.
입력 가설 습득-학습 가설
반면에 언어를 학습하는 것은 학교에서 경험하는 것과 유사한 의식적인 과정이다. 새로운 지식이나 언어 형태는 학습자의 마음에 의식적으로 표현되며, 종종 언어 "규칙"과 "문법"의 형태로 나타나고, 이 과정에는 종종 오류 수정이 포함된다. 언어 학습은 공식적인 지시를 포함하며, 크라셴에 따르면 습득보다 덜 효과적이다. 이러한 의미에서 학습은 개념화 또는 구체화이다. 학생들은 언어 자체를 배우는 대신, 언어의 추상적이고 개념적인 모델, 즉 언어에 대한 "이론"(문법)을 배운다.
입력 가설 모니터 가설
모니터 가설은 학습자의 학습된 시스템이 그들이 생산하는 것을 모니터하는 역할을 한다고 주장한다. 다시 말해, 습득된 시스템만이 자발적인 말하기를 생산할 수 있는 반면, 학습된 시스템은 말하는 것을 확인하는 데 사용된다.
학습자는 발화하기 전에 내부적으로 오류를 검사하고, 학습된 시스템을 사용하여 수정한다. 자가 수정은 학습자가 발화된 문장을 수정하기 위해 모니터를 사용할 때 발생한다. 이 가설에 따르면, 이러한 자가 모니터링과 자가 수정은 의식적인 언어 학습의 유일한 기능이다.
모니터 모델은 성인이 자연스러운 수행 능력을 습득하기 전에 L2(목표 언어) 발화를 생성할 때 이 '모니터'를 사용하므로, 성인이 아동보다 초기 진행 속도가 더 빠르고, 성인 학습자가 아동보다 더 일찍 대화에 참여할 것이라고 예측한다.
입력 가설 모니터 가설
크라셴에 따르면, 모니터가 성공적으로 사용되려면 세 가지 조건이 충족되어야 한다.
모니터 사용에는 많은 어려움이 있어, 모니터가 언어 도구로서 상당히 취약하다.
언어 규칙은 언어 능력의 작은 부분만을 구성한다: 습득은 100% 언어 능력을 제공하지 않는다. 가장 숙련된 원어민조차 습득하지 못하는 문법, 구두점, 철자의 작은 부분이 종종 있다. 이러한 언어 측면을 배우는 것이 중요하지만, 쓰기만이 100% 능력을 요구하는 유일한 형태이므로, 이러한 언어 측면은 언어 능력의 작은 부분만을 구성한다.
이러한 어려움 때문에 크라셴은 글쓰기와 같이 의사소통을 방해하지 않는 경우에 모니터를 사용할 것을 권장한다.
입력 가설 자연 순서 가설
자연 순서 가설은 모든 학습자가 거의 같은 순서로 언어를 습득한다고 주장한다. 이 순서는 특정 언어 특징을 가르치기 쉬운 정도에 따라 달라지지 않는다. 예를 들어, 영어에서 3인칭 "-s"("he runs")와 같은 일부 특징은 교실 환경에서 가르치기 쉽지만, 일반적으로 언어 습득의 후기 단계까지 습득되지 않는다. 이 가설은 Dulay와 Burt의 형태소 연구에 기반을 두고 있으며, 이 연구는 제2언어 습득 과정에서 특정 형태소가 다른 형태소보다 예측 가능하게 먼저 학습된다는 것을 발견했다.
입력 가설 정서적 여과기 가설
정서적 여과기는 주변 환경에 대한 부정적인 정서적("정서적") 반응으로 인해 학습 또는 습득을 방해하는 요인이다. 이것은 제2언어 습득 이론의 가설이며, 교육심리학 및 일반 교육 분야의 관심 분야이다.
정서적 여과기 가설에 따르면, 불안, 자기 의심, 단순한 지루함과 같은 특정 감정은 제2언어를 습득하는 과정을 방해한다. 이러한 감정은 화자와 청자 사이의 여과기 역할을 하여 청자가 이해할 수 있는 언어 입력의 양을 줄인다. 이러한 부정적 정서는 언어 입력의 효율적인 처리를 방해한다. 이 가설은 또한 흥미를 유발하고, 낮은 불안감 환경을 제공하며, 학습자의 자존감을 높임으로써 이러한 방해를 줄일 수 있다고 주장한다.
입력 가설 정서적 여과기 가설
크라셴(1982)에 따르면, 정서적 여과기를 낮추는 방법이 있다. 한 가지 방법은 침묵 기간을 허용하는 것이다(학생이 개별적인 필요에 따라 충분한 이해 가능한 입력을 받기 전에 말하기를 기대하지 않는 것). 교사는 학생의 가정생활을 인지해야 하는데, 이 영역이 정서적 여과기에 가장 크게 기여하기 때문이다. 또한 미국에서 처음 영어를 배우는 사람들에게는 극복해야 할 많은 장애물이 있다는 점을 고려해야 한다. 정서적 여과기를 낮추기 위해 교사는 이러한 장애물을 더 추가해서는 안 된다.
입력 가설 반응 및 영향
볼프강 부츠캄과 존 A. W. 콜드웰(2009)에 따르면, 크라셴이 메시지 이해라고 정의한 이해 가능한 입력은 습득을 위한 필수 조건이지만, 충분하지는 않다. 학습자는 두 가지 수준에서 이해되는 입력을 받을 때만 발화 코드를 해독할 수 있다. 그들은 무엇을 의미하는지뿐만 아니라 어떻게 문자적으로 표현되는지, 즉 다른 의미 구성 요소들이 어떻게 결합되어 메시지를 생성하는지를 이해해야 한다. 이것이 이중 이해의 원리이다. 많은 경우에 두 가지 유형의 이해가 하나의 과정으로 융합될 수 있지만, 그렇지 않은 경우도 있다. 독일어 문구 "Wie spät ist es?"는 "몇 시입니까?"로 완벽하게 이해된다. 그러나 학습자는 더 많은 것을 알아야 한다. *얼마나 늦었습니까? 이것이 독일인들이 문자적으로 말하는 방식이며, 이는 문구의 구조와 그 뒤에 숨겨진 논리를 알려준다. 이제야 이해가 완전해지며, 우리는 "Wie alt ist es?" / "몇 살입니까?" 등과 같이 더 많은 문장을 위한 레시피가 될 수 있는 문구를 완전히 소유하게 된다. Butzkamm & Caldwell (2009:64)에 따르면 "이중으로 이해된 언어 입력은 우리의 언어 학습 능력의 연료이다." 이는 필수적이고 충분하다.
입력 가설 반응 및 영향
이 이론은 크라셴과 트레이시 D. 테렐의 이해 기반 언어 학습 방법론인 자연적 접근법 (1983)의 기초가 된다. 1988년에 처음 개발된 핵심 기술 접근법도 이 이론에 기반을 두고 있다.
가장 인기 있는 경쟁 이론은 기술 구축 가설과 이해 가능한 출력 가설이다. 입력 가설은 교육 비계와 관련이 있다.
입력 가설 언어 교육에서의 적용
입력 가설은 종종 TPR 스토리텔링과 함께 실제로 적용된다.
크라셴은 학습자를 초급 및 중급 수준으로 분류한다.
실용적인 측면에서 이해 가능한 입력은 다음 교수 기술과 함께 작동한다.
입력 가설 이해 가능한 입력 가설에 대한 비판
스티븐 크라셴의 이해 가능한 입력(CI) 가설은 초기에부터 논란이 많았고 제2언어 습득 (SLA) 분야의 많은 학자들로부터 비판을 받아왔다. 일부 연구자들은 이 이론이 검증 불가능하고, 개념적으로 모호하며, 언어 습득에서 "이해 가능한 입력"의 역할을 과장한다고 주장했다. 최근 인지 신경과학의 발전은 언어 학습이 단순한 언어 정보 흡수가 아니라, 상호작용적이고 체화되며 고도로 신경가소적인 과정임을 시사한다.  뇌 영상 연구는 능동적인 언어 사용, 사회적 상호작용 및 직접적인 피드백이 단순히 이해 가능한 정보를 받아들이는 것보다 훨씬 더 많은 뇌 영역을 활성화한다는 것을 보여주었다.
입력 가설 이해 가능한 입력 가설에 대한 비판
2020년대에 언어 신경과학, 생태 심리학, 적응형 학습 기술의 연구 결과를 결합한 새로운 비판이 등장했다. 이러한 접근 방식들은 언어 습득이 입력 가설 다이어그램에서 제시된 언어 입력의 선형 처리 과정이 아니라 뇌와 환경 간의 동적인 연결로 이해되어야 한다고 주장한다. 이러한 언어 교육 철학은 사회적 상호작용, 다중 양식 경험, 그리고 풍부한 어포던스 맥락의 역할을 강조하며, 현대의 개인 맞춤형 학습 환경에 적용될 때 i+1 모델의 개념적, 경험적 한계를 지적한다. 2025년에 Nguyen Nhat Quang과 Doan Thi Hue Dung이 발표한 논문은 이해 가능한 입력 가설에 대한 체계적인 신경생태학적 비판을 선도했으며, 체화 이론, 어포던스 이론, AI 기반 적응형 학습의 증거를 결합하여 언어 교육을 위한 대안적인 이론적 틀을 제안했다. 이 패러다임은 언어 습득을 언어 입력에 기반한 선형 과정이 아니라 뇌, 신체, 환경 간의 동적인 조화로 본다. 언어 신경과학, 체화 이론, 생태 심리학의 연구 결과를 바탕으로, 이 접근 방식은 학습자가 학습 환경에서 어포던스를 인식하고, 평가하고, 행동하며, 사회적 상호작용, 피드백 및 다중 양식 경험을 통해 신경망을 형성하고 재구성함으로써 언어가 습득된다고 주장한다. 이 이론적 틀은 또한 개인화 및 적응형 기술의 역할을 강조한다. 즉, 고정된 i+1 모델 대신 현대 학습 시스템은 학습자 데이터를 기반으로 언어 수준과 과제 유형을 실시간으로 지속적으로 조정할 수 있다.
입력 가설 각주
Krashen, S. (1979), 'The Monitor Model for second language acquisition,' in R. Gingras (ed.) Second Language Acquisition and Foreign Language Teaching, CAL
입력 가설 더 읽어보기
Krashen, S.D.; Seliger, H.W.. (1975), 《The essential contributions of formal instruction in adult second language learning》, TESOL Quarterly 9 (2), Teachers of English to Speakers of Other Languages, Inc. (TESOL), 173–183쪽
Loschky, Lester (1994), 《Comprehensible Input and Second Language Acquisition》, Studies in Second Language Acquisition 16 (3), 303–323쪽, doi:10.1017/S0272263100013103, S2CID 33941968
입력 가설 더 읽어보기
Lin, G.H.C. & Ho, M.M.S. (2009). An exploration into foreign language writing anxiety from Taiwanese university students’ perspectives. 2009 NCUE Fourth Annual Conference on Language Teaching, Literature, Linguistics, Translation, and Interpretation. National Changhua University of Education, Department of English, Taiwan, ROC, P. 307-318 ERIC ED506178
제논 기계
수학과 컴퓨터 과학에서 제논 기계 또는 제논 머신(Zeno machine, 약어 ZM, 또는 가속 튜링 기계, accelerated Turing machine, ATM)는 셀 수 있는 무한한 수의 알고리즘 단계를 포함하는 계산을 수행할 수 있는 튜링 기계와 관련된 가설적인 계산 모델이다. 이러한 기계는 대부분의 계산 모델에서 배제된다.
제논 기계의 아이디어는 1927년 헤르만 바일에 의해 처음 논의되었다. 이 이름은 고대 그리스 철학자 엘레아의 제논의 이름을 딴 제논의 역설을 참조한다. 제논 기계는 일부 이론에서 중요한 역할을 한다. 예를 들어, 물리학자 프랭크 J. 티플러가 고안한 오메가 점 이론은 제논 기계가 가능해야만 유효할 수 있다.
제논 기계 정의
제논 기계는 무한한 단계를 거친 후에도 계속해서 더 많은 단계를 거칠 수 있는 튜링 기계이다. 이것은 번째 단계를 수행하는 데  단위의 시간이 소요되는 초과업으로 생각할 수 있다. 따라서 첫 번째 단계는 0.5단위의 시간, 두 번째 단계는 0.25단위, 세 번째 단계는 0.125단위 등으로 진행되어 1단위의 시간 후에는 셀 수 있는 무한한 수의 단계가 수행될 것이다.
제논 기계 무한 시간 튜링 기계
제논 기계의 보다 공식적인 모델은 무한 시간 튜링 기계이다. 제프리 키더(Jeffrey Kidder)의 미출판 작업에서 처음 정의되고 조엘 햄킨스(Joel Hamkins)와 앤디 루이스(Andy Lewis)에 의해 확장된 "무한 시간 튜링 기계"(Infinite Time Turing Machines)는 고전적인 튜링 기계 모델의 확장으로, 초한 시간, 즉 모든 유한 시간을 넘어선 시간을 포함한다. 고전적인 튜링 기계는 단계에서 상태(시작 상태에서 빈 테이프, 읽기 헤드는 셀 0에 있음)와 연속적인 상태로 이동하는 절차를 가지고 있다. 이런 식으로 튜링 기계의 상태는 자연수에 해당하는 모든 단계에 대해 정의된다. ITTM는 이러한 속성을 유지하지만, 극한 순서수, 즉 도 아니고 어떤 순서수의 후속도 아닌 순서수에서의 기계 상태도 정의한다. 튜링 기계의 상태는 세 부분으로 구성된다.
제논 기계 무한 시간 튜링 기계
고전적인 튜링 기계가 프로그램 시작 시의 상태인 레이블이 지정된 시작 상태를 가지는 것처럼, ITTM는 모든 극한 순서수에서의 기계 상태인 레이블이 지정된 극한 상태를 가진다. 이는 기계가 이 상태에 접근할 다른 방법이 없더라도, 예를 들어 노드 전환이 없더라도 마찬가지이다. 읽기-쓰기 헤드의 위치는 모든 극한 단계에서 0으로 설정된다. 마지막으로 테이프의 상태는 이전 테이프 상태의 상극한에 의해 결정된다. 어떤 기계 , 셀 , 그리고 극한 순서수 에 대해
즉, 시간 에서의 번째 셀은 기계가 에 접근함에 따라 같은 셀의 상극한이다. 이는 수렴하면 극한으로, 그렇지 않으면 로 생각할 수 있다.
제논 기계 계산 가능성
제논 기계는 고전적인 튜링 기계의 정지 문제를 해결할 수 있는 능력을 바탕으로 고전적인 튜링 기계보다 더 강력한 계산 모델로 제안되었다. 크리스티안 칼루드(Cristian Calude)와 루트비히 슈타이거(Ludwig Staiger)는 제논 기계에서 실행될 때 정지 문제에 대한 해결책으로 다음 의사코드 알고리즘을 제시한다.
1단위의 시간이 경과한 후 출력 테이프의 첫 번째 위치를 검사하여 주어진 튜링 기계가 정지하는지 여부를 판단할 수 있다.
이와 대조적으로 오론 샤그리르(Oron Shagrir)는 제논 기계의 상태는  구간에서만 정의되므로 시간 에 테이프를 검사하는 것은 불가능하다고 주장한다. 더욱이 고전적인 튜링 기계는 어떤 타이밍 정보도 가지고 있지 않으므로, 가속하든 안 하든 타이밍 정보를 추가하는 것 자체가 계산 능력을 추가하지 않는다.
그러나 무한 시간 튜링 기계는 초한 단계에 대한 상태를 정의하므로, 주어진 알고리즘을 구현할 수 있으며 올바른 해결책과 함께 시간 에 정지한다. 모든  집합은 무한 시간 튜링 기계에 의해 결정 가능하며,  집합은 반결정 가능하다.
제논 기계는 자체 정지 문제를 해결할 수 없다.
마크-8
마크-8(Mark-8)은 인텔 8008 CPU (세계 최초의 8비트 마이크로프로세서)를 기반으로 한 1974년 마이크로컴퓨터 디자인이다. 마크-8은 버지니아 공과대학교의 화학과 대학원생이었던 조나단 타이투스가 설계했다. 이 기계를 만든 후, 타이투스는 자신의 디자인을 커뮤니티와 공유하기로 결정하고 라디오-일렉트로닉스와 파퓰러 일렉트로닉스에 연락했다. 파퓰러 일렉트로닉스에서는 거절했지만, 라디오-일렉트로닉스에서는 관심을 보였고 1974년 7월호 라디오-일렉트로닉스 잡지에서 마크-8을 '느슨한 키트'로 발표했다.
마크-8 프로젝트 키트
마크-8은 라디오 일렉트로닉스의 1974년 7월 표지 기사에서 '직접 만드는' 프로젝트로 소개되었으며, 회로 기판 배치와 DIY 제작 프로젝트 설명을 담은 5달러(US$5 (2024년 기준 $30에 해당)) 소책자를 제공했다. 타이투스는 직접 뉴저지주의 한 회사에서 50달러(US$50 (2024년 기준 $300에 해당))짜리 회로 기판 세트를 제작하여 취미가들에게 배송되도록 주선했다. 마크-8 제작 희망자들은 다양한 출처에서 직접 여러 전자 부품들을 모아야 했다. 결국 수천 권의 소책자와 약 100세트의 회로 기판이 판매되었다.
마크-8은 '마이크로컴퓨터'라는 단어가 마이크로프로세서 기반 컴퓨터에 아직 흔히 사용되지 않았기 때문에 라디오 일렉트로닉스에서 "당신의 개인 미니컴퓨터"로 소개되었다. 컴퓨터 키트 발표에서 편집자들은 마크-8을 그 시대의 다른 '미니 사이즈' 컴퓨터와 같은 범주에 두었다. 인텔의 공식 간행물에 인용된 바와 같이: "마크-8은 가정용 최초의 컴퓨터 중 하나로 알려져 있다."
마크-8 영향
상업적으로는 큰 성공을 거두지 못했지만, 마크-8은 파퓰러 일렉트로닉스 잡지의 편집자들에게 유사하지만 더 쉽게 접근할 수 있는 마이크로컴퓨터 프로젝트를 출판하는 것을 고려하게 만들었고, 불과 6개월 후인 1975년 1월에 그들은 앨테어 8800을 발표하며 계획을 실행했다.
1998년 버지니아 공과대학교 기사에 따르면, 타이투스의 마크-8 마이크로컴퓨터는 현재 스미소니언 협회의 "정보 시대" 전시에 보관되어 있다.
R3000
R3000은 MIPS 컴퓨터 시스템즈가 개발한 32비트 RISC 마이크로프로세서 칩셋으로, MIPS I 명령어 집합 (ISA)을 구현했다. 1988년 6월에 출시되었으며, R2000의 뒤를 잇는 MIPS의 두 번째 구현이자 주력 MIPS 마이크로프로세서였다. 20, 25, 33.33 MHz로 동작했다.
R3000 설명
MIPS 1 명령어 집합은 동시대 80x86 및 680x0 아키텍처에 비해 작았으며, 주로 사용되는 명령어만 인코딩하고 주소 지정 방식을 거의 지원하지 않았다. 고정된 명령어 길이와 세 가지 명령어 형식만 사용함으로써 명령어 디코딩 및 처리가 단순화되었다. 5단계 명령어 파이프라인을 사용하여 사이클당 하나의 명령어에 가까운 속도로 실행할 수 있었는데, 이는 당시로서는 이례적인 일이었다.
이 아키텍처는 분기 지연 슬롯을 사용한다. MIPS 컴퓨터 시스템즈에서 제공하는 R3000용 컴파일러는 일반적으로 지연 슬롯을 70~90% 채울 수 있었다. 일부 군사 응용 분야에서는 75~80%가 점유되었다.
이 MIPS 세대는 최대 4개의 코프로세서를 지원한다. R3000 마이크로프로세서에는 CPU 코어 외에도 변환 색인 버퍼와 메모리 관리 장치를 포함하는 제어 프로세서(CP)가 포함되어 있다. CP는 코프로세서로 작동한다. CP 외에도 R3000은 외부 R3010 수치 코프로세서와 두 개의 다른 외부 코프로세서를 지원할 수 있다.
R3000 설명
R3000 CPU는 레벨 1 CPU 캐시를 포함하지 않는다. 대신 온칩 캐시 컨트롤러는 각각 최대 256KB의 외부 데이터 및 명령어 캐시를 작동시킨다. 동일한 클럭 사이클 동안 두 캐시에 모두 액세스할 수 있다.
R3000은 R2000의 추가 개발품으로, 더 큰 TLB와 외부 캐시로 가는 더 빠른 버스를 포함한 사소한 개선 사항이 있었다. R3000 다이에는 115,000개의 트랜지스터가 포함되어 있었고 크기는 약 75,000평방 천분의 일인치 (48mm2)였다. MIPS는 팹리스 반도체 회사였기 때문에 R3000은 인터그레이티드 디바이스 테크놀로지 (IDT), LSI 코퍼레이션, NEC, 퍼포먼스 세미컨덕트 등 MIPS 파트너사에 의해 제조되었다. 2단계 알루미늄 인터커넥트가 있는 1.2μm 상보성 금속 산화물 반도체 (CMOS) 공정으로 제조되었다.
R3000 워크스테이션 및 서버에서의 사용
RISC 접근 방식은 큰 성공을 거두었으며 많은 회사들이 워크스테이션과 서버에 빠르게 사용했다. R3000을 사용한 회사들은 다음과 같다:
비임베디드 애플리케이션용 R3000 파생 제품은 다음과 같다.
R3000 실시간 시스템에서의 사용
MIPS R3000은 실시간 컴퓨팅에 사용될 수 있었으며, 실제로 컴퓨터 디자인 저널의 한 편집자는 R3000을 "실시간 운영 체제를 구현하기에 가장 깨끗한 RISC 프로세서"라고 평가했다. R3000의 임베디드 구현은 디버깅 시설 추가 또는 미구현 기능 및 오피코드에 대한 트랩 추가와 같은 특정 방식으로 프로세서를 사용자 지정할 수 있었다. R3000은 여러 회사에서 임베디드 시스템 마이크로프로세서로 사용되었다.
이러한 임베디드 시스템 중 상당수가 국방/항공 전자 응용 분야에 사용되었으며, 1990년대 초까지 R3000용 에이다 프로그래밍 언어 크로스 컴파일러 구현이 많이 있었다. 1980년대 후반 미국 공군, 해군, 육군 항공기의 차세대 공통 표준을 확립하기 위한 미국 정부 이니셔티브인 합동 통합 항공 전자 작업 그룹(JIAWG)은 R3000을 실시간 임베디드 시스템 응용 분야를 위한 두 가지 32비트 명령어 집합 아키텍처 중 하나로 선택했다 (다른 하나는 인텔 i960이었다). 국방 산업에서 R3000은 종종 16비트 MIL-STD-1750A 아키텍처의 후속으로 사용되었다.
R3000 다른 저가형 디자인에서의 사용
기술 발전으로 인해 R3000이 고성능 시스템에 더 이상 사용되지 않게 된 후에도, 저가형 디자인에서 계속 사용되었다. 임베디드 애플리케이션용 R3000 파생 제품은 다음과 같다.
CW4003, DCAM-101 - 디지털 카메라 애플리케이션을 목표로 한 CW4003 코어는 정수 연산 가속을 위한 "멀티플라이어-어디션 볼트온"(MABO) 장치와 코프로세서 2 인터페이스를 통해 접근할 수 있는 픽셀 처리 가속기(PPA) 장치를 특징으로 했다. DCAM-101은 CW4003 코어를 카메라 센서, 디스플레이, 저장 장치 및 기타 주변 장치와 인터페이싱하는 모듈과 결합했으며, JPEG 압축/해제 장치도 통합했다.
RISController - IDT의 임베디드 마이크로프로세서 제품군. 모델에는 R3041, R3051, R3052, R3071 및 R3081이 포함되었다. 모든 모델에는 통합 L1 캐시가 포함되었다. 고급 모델에는 더 큰 캐시와 선택적 MMU 및 FPU가 포함되었다. 이들은 인텔 i960 및 AMD 29000과 경쟁했다.
울트라스팍
울트라스팍(UltraSPARC)은 1995년 중반에 출시된 썬 마이크로시스템즈가 개발하고 텍사스 인스트루먼트에서 제조한 마이크로프로세서이다. 썬에서 64비트 SPARC V9 명령어 집합 아키텍처(ISA)를 구현한 최초의 마이크로프로세서이다. 마크 트렘블레이가 공동 마이크로아키텍트였다.
울트라스팍 마이크로아키텍처
울트라스팍은 인오더로 명령어를 실행하는 4-이슈 슈퍼스칼라 마이크로프로세서이다. 9단계 정수 명령어 파이프라인을 포함한다.
실행 장치는 더 높은 클럭 주파수를 달성하기 위해 SuperSPARC에 비해 단순화되었다. 단순화의 한 예는 클럭 주파수 제한을 피하기 위해 SuperSPARC와 달리 ALU가 캐스케이드되지 않았다는 것이다.
정수 레지스터 파일은 32개의 64비트 엔트리를 가진다. SPARC ISA는 레지스터 윈도를 사용하며, 울트라스팍은 8개의 레지스터 윈도를 가지므로 실제 레지스터 수는 144개이다. 레지스터 파일은 7개의 읽기 포트와 3개의 쓰기 포트를 가진다. 정수 레지스터 파일은 두 개의 산술 논리 장치와 로드/스토어 장치에 레지스터를 제공한다. 두 ALU는 모두 산술, 논리 및 시프트 명령어를 실행할 수 있지만, 곱셈 및 나눗셈 명령어는 하나만 실행할 수 있다.
울트라스팍 마이크로아키텍처
부동소수점 장치는 5개의 기능 장치로 구성된다. 하나는 부동소수점 덧셈과 뺄셈을 실행하고, 하나는 곱셈을, 다른 하나는 나눗셈과 제곱근을 실행한다. 두 개의 장치는 시각 명령어 집합 (VIS)에 의해 정의된 SIMD 명령어를 실행하기 위한 것이다. 부동소수점 레지스터 파일은 32개의 64비트 레지스터를 포함한다. 5개의 읽기 포트와 3개의 쓰기 포트를 가진다.
울트라스팍은 1차 캐시와 2차 캐시의 두 가지 수준의 캐시를 가진다. 1차 캐시는 명령용과 데이터용으로 두 개가 있다. 둘 다 16KB의 용량을 가진다.
울트라스팍은 필수적인 외부 2차 캐시를 필요로 했다. 캐시는 통합되어 있으며, 512KB에서 4MB의 용량을 가지며 다이렉트 매핑 방식이다. 한 사이클에 데이터를 반환할 수 있다. 외부 캐시는 비율이 지원되지 않았기 때문에 마이크로프로세서와 동일한 주파수로 클럭되는 동기식 SRAM으로 구현되었다. 데이터 버스를 통해 접근된다.
울트라스팍 제조
이것은 380만 개의 트랜지스터를 포함했다. 텍사스 인스트루먼트의 EPIC-3 공정으로 제조되었는데, 이것은 4개 층의 금속을 가진 0.5 μm 상보성 금속 산화물 반도체 (CMOS) 공정이었다. 울트라스팍은 BiCMOS 공정으로 제조되지 않았는데, 텍사스 인스트루먼트는 이 공정이 0.5 μm 공정에 잘 맞지 않고 성능 향상도 거의 없다고 주장했기 때문이다. 이 공정은 TI의 MVP 디지털 신호 처리 장치 (DSP)에서 일부 기능(4개 층 대신 3개 층의 금속, 0.55 피처 사이즈)이 빠진 채 완성되었고, 슈퍼스팍에서 겪었던 제조 문제의 반복을 피하기 위해 울트라스팍 제조에 사용되었다.
울트라스팍 패키지
울트라스팍은 521개의 접점을 가진 플라스틱 볼 그리드 배열 (PBGA)로 패키징된다.
울트라스팍 T1
울트라스팍 T1(코드네임 "나이아가라")은 2005년 썬 마이크로시스템즈가 출시한 멀티스레딩, 멀티 코어CPU이다. 서버의 에너지 소비를 낮추도록 설계된 이 CPU는 일반적으로 1.4 GHz에서 72 W의 전력을 사용한다.
T1은 울트라스팍 아키텍처 2005 사양을 준수하며 전체 SPARC V9 명령어 집합을 실행하는 완전히 새로운 SPARC 마이크로프로세서 구현이다. 썬은 이전에 두 개의 멀티 코어 프로세서(울트라스팍 IV 및 IV+)를 생산했지만, 울트라스팍 T1은 멀티 코어와 멀티 스레드를 모두 지원하는 최초의 마이크로프로세서였다. 이 프로세서는 당시 경쟁업체의 범용 프로세서와 달리 T1에 하드웨어 암호화 장치가 내장되어 처음부터 보안이 강화되었다. 이 프로세서는 4, 6 또는 8개의 CPU 코어로 제공되며, 각 코어는 4개의 스레드를 동시에 처리할 수 있다. 따라서 이 프로세서는 최대 32개의 스레드를 동시에 처리할 수 있다.
울트라스팍 T1은 고급 썬 SMP 시스템과 유사한 방식으로 분할될 수 있다. 따라서 여러 코어를 단일 또는 프로세스 및 스레드 그룹을 실행하는 데 분할할 수 있으며, 다른 코어는 시스템의 나머지 프로세스를 처리한다.
울트라스팍 T1 생산 역사
아파라 웹시스템즈는 스레드 중심의 SPARC 설계를 개척했다. 이 회사는 썬에 인수되었고, 지적 재산은 T1으로 시작하는 CoolThreads 프로세서 라인의 토대가 되었다.
울트라스팍 T1 코어
울트라스팍 T1은 멀티스레드 특수 목적 프로세서로 처음부터 설계되었으며, 따라서 성능 향상을 위한 완전히 새로운 아키텍처를 도입했다. 각 코어를 최대한 지능적이고 최적화된 상태로 만들려고 노력하기보다는, 썬의 목표는 가능한 한 많은 동시 스레드를 실행하고 각 코어 파이프라인의 활용도를 극대화하는 것이었다. T1 코어는 동일한 다이에 8개의 코어를 장착할 수 있도록 경쟁 프로세서보다 복잡성이 낮다. 이 코어는 비순차적 명령어 처리나 상당한 양의 CPU 캐시를 특징으로 하지 않는다.
단일 스레드 프로세서는 캐시 미스가 주 메모리에서 데이터를 가져오는 동안 대기 시간을 발생시키기 때문에 성능을 위해 대용량 캐시에 크게 의존한다. 캐시를 크게 만들면 캐시 미스 발생 확률이 줄어들지만, 미스의 영향은 여전히 동일하다.
울트라스팍 T1 코어
T1 코어는 멀티스레딩을 통해 캐시 미스 문제를 상당 부분 회피한다. 각 코어는 배럴 프로세서로, 사용 가능한 스레드 간에 매 주기마다 전환된다. 캐시 미스와 같은 긴 대기 시간 이벤트가 발생하면, 데이터가 백그라운드에서 캐시로 가져오는 동안 해당 스레드는 회전에서 제외된다. 긴 대기 시간 이벤트가 완료되면, 해당 스레드는 다시 실행 가능한 상태가 된다. 여러 스레드가 파이프라인을 공유하면 각 스레드는 느려질 수 있지만, 각 코어의 전반적인 처리량(및 활용도)은 훨씬 높아진다. 이는 또한 캐시 미스의 영향이 크게 줄어들고, T1이 더 적은 양의 캐시로 높은 처리량을 유지할 수 있음을 의미한다. 캐시는 더 이상 "작업 세트"의 전체 또는 대부분을 보유할 만큼 클 필요가 없으며, 각 스레드의 최근 캐시 미스만 보유하면 된다.
벤치마크는 이러한 접근 방식이 자바 애플리케이션 서버, 전사적 자원 관리(ERP) 애플리케이션 서버, 이메일(예: 로터스 도미노) 서버 및 웹 서버와 같은 상업적(정수형), 멀티스레드 작업 부하에서 매우 잘 작동했음을 보여준다. 이러한 벤치마크는 울트라스팍 T1의 각 코어가 2001년경의 단일 코어, 단일 스레드 울트라스팍 III보다 강력하며, 칩 대 칩 비교에서 멀티스레드 정수형 작업 부하에서 다른 프로세서를 크게 능가한다는 것을 시사한다.
울트라스팍 T1 물리적 특성
울트라스팍 T1은 2억 7,900만 개의 트랜지스터를 포함하며 면적은 378 mm2이다. 텍사스 인스트루먼트(TI)에서 90 nm 상보성 금속 산화물 반도체(CMOS) 공정을 사용하여 9단계 구리 인터커넥트로 제작되었다. 각 코어에는 L1 16 KB 명령어 캐시와 8 KB 데이터 캐시가 있다. L2 캐시는 3 MB이며 L3 캐시는 없다.
울트라스팍 T1 시스템
T1 프로세서는 썬 및 후지쯔 컴퓨터 시스템즈의 다음 제품에서 찾을 수 있다.
울트라스팍 T1 대상 시장
울트라스팍 T1 마이크로프로세서는 장점과 단점이 독특하여 특정 시장을 대상으로 한다. 고성능 수치 계산 및 초고성능 애플리케이션에 사용하기보다는, 높은 트래픽의 웹 서버와 미들 티어 자바, ERP 및 CRM 애플리케이션 서버와 같이 많은 수의 개별 스레드를 자주 활용하는 네트워크 중심의 고수요 서버를 대상으로 한다. T1 설계의 한계 중 하나는 단일 부동 소수점 장치(FPU)가 8개 코어 모두에서 공유되어 T1이 많은 부동 소수점 수학을 수행하는 애플리케이션에 적합하지 않다는 것이다. 그러나 프로세서의 의도된 시장은 일반적으로 부동 소수점 연산을 많이 사용하지 않기 때문에 썬은 이것이 문제가 될 것으로 예상하지 않았다. 썬은 애플리케이션의 병렬성 수준과 부동 소수점 명령어 사용을 분석하여 T1 또는 T2 플랫폼에 적합한지 판단하는 도구를 제공한다.
웹 및 애플리케이션 티어 처리 외에도 울트라스팍 T1은 사용자 수가 많은 소규모 데이터베이스 애플리케이션에도 매우 적합할 수 있다. 한 고객은 울트라스팍 T1 서버에서 실행되는 MySQL 애플리케이션이 AMD 옵테론 서버보다 13.5배 빠르게 실행되었다는 결과를 발표했다.
울트라스팍 T1 가상화
T1은 하이퍼 특권 실행 모드를 지원하는 최초의 SPARC 프로세서이다. SPARC 하이퍼바이저는 이 모드에서 실행되며, T1 시스템을 32개의 논리 도메인으로 분할할 수 있으며, 각 도메인에서 운영 체제 인스턴스를 실행할 수 있다.
현재 솔라리스, 리눅스, NetBSD 및 OpenBSD가 지원된다.
울트라스팍 T1 소프트웨어 라이선스 문제
전통적으로 오라클 데이터베이스와 같은 상용 소프트웨어 제품군은 소프트웨어가 실행되는 프로세서 수에 따라 고객에게 요금을 부과한다. 2006년 초, 오라클은 프로세서 계수를 도입하여 라이선스 모델을 변경했다. T1의 프로세서 계수는 0.25이므로 8코어 T2000은 2-CPU 라이선스만 필요하다.
"Oracle 프로세서 코어 계수 표"는 새로운 CPU가 출시됨에 따라 정기적으로 업데이트되었다.
2006년 3분기에 IBM은 VU(Value Unit) 가격 책정 개념을 도입했다. T1의 각 코어는 코어당 기본값인 100 PVU 대신 30 PVU이다(각 T2 코어는 50 PVU, T3는 70 PVU).
울트라스팍 T1 약점
T1은 8개 코어에서 공유하는 단일 부동 소수점 장치만 제공하여 HPC 환경에서의 사용을 제한했다. 이 약점은 8개의 부동 소수점 장치와 기타 추가 기능을 포함한 후속 울트라스팍 T2 프로세서에서 완화되었다.
또한 T1은 단일 프로세서 시스템에서만 사용할 수 있어 대기업 환경에서 수직 확장성을 제한했다. 이 약점은 후속 울트라스팍 T2 플러스뿐만 아니라 차세대 SPARC T3 및 SPARC T4에서 완화되었다. 울트라스팍 T2+, SPARC T3 및 SPARC T4는 모두 단일, 이중 및 쿼드 소켓 구성을 제공한다.
울트라스팍 T1 약점
T1은 프로세서가 지원하는 엄청난 수의 스레드로 뛰어난 처리량을 자랑했지만, 단일 스레드 병목 현상에 시달리는 오래된 애플리케이션은 때때로 전반적으로 낮은 성능을 보였다. 단일 스레드 애플리케이션의 약점은 후속 SPARC T4 프로세서에서 완화되었다. T4 코어 수는 8개로 줄어들었고(T3의 16개에서), 코어는 더 복잡해졌고, 클럭 속도는 거의 두 배로 빨라졌다. 이 모든 것이 더 빠른 단일 스레드 성능(이전 세대에 비해 300%~500% 증가)에 기여했다. 운영 체제가 병목 현상을 감지하고 단일 스레드 CPU 바인딩 동작을 보이는 대상 애플리케이션 프로세스에 1(8개 중) 스레드 대신 전체 코어 리소스를 일시적으로 할당하는 "임계 스레드 API"를 추가하기 위해 추가적인 노력이 이루어졌다. 이를 통해 T4는 대규모 멀티스레드 처리량을 달성하기 위해 전체 아키텍처를 손상시키지 않고 단일 스레드 병목 현상을 고유하게 완화할 수 있었다.
울트라스팍 T1 오픈 디자인
2006년 3월 21일, 썬은 오픈스팍 프로젝트를 통해 GNU 일반 공중 사용 허가서로 울트라스팍 T1 프로세서 설계를 공개했다. 공개된 정보는 다음과 같다.
울트라스팍 T1 현대 및 후속 설계
울트라스팍 T1으로 시작된 "Coolthreads(TM)" 아키텍처는 (긍정적인 측면과 부정적인 측면 모두에서) SPARC 프로세서의 동시 및 미래 설계에 확실히 영향을 미쳤다.
오리지널 울트라스팍 T1은 단일 CPU 시스템 전용으로 설계되었으며 SMP를 지원할 수 없다. "록"은 데이터베이스와 같은 전통적인 데이터 중심 작업 부하를 대상으로 하는 멀티 칩 서버 아키텍처를 지원하기 위한 더욱 야심찬 프로젝트였다. 이것은 울트라스팍 T1 또는 T2의 대체품이라기보다는 울트라스팍 IV와 같은 썬의 SMP 프로세서의 후속작으로 여겨졌지만, 오라클의 썬 인수 시점에 취소되었다.
이전 코드네임 나이아가라 2로 알려진 울트라스팍 T1의 후속작인 T2는 8개의 코어를 제공한다. T1과 달리 각 코어는 코어당 8개의 스레드, 코어당 1개의 FPU, 코어당 1개의 향상된 암호화 장치, 그리고 CPU 내장 10 기가비트 이더넷 네트워크 컨트롤러를 지원한다.
울트라스팍 T1 현대 및 후속 설계
2007년 2월, 썬은 연례 분석가 정상회의에서 코드네임 빅토리아 폭포로 불리는 3세대 동시 멀티스레딩 설계가 2006년 10월에 테이프 아웃되었다고 발표했다. 2소켓 서버(2 랙 유닛)는 128개의 스레드, 16개의 코어, 그리고 울트라스팍 III에 비해 65배의 성능 향상을 보일 것이다.
핫 칩스 19 컨퍼런스에서 썬은 빅토리아 폭포가 2방향 및 4방향 서버에 사용될 것이라고 발표했다. 따라서 단일 4방향 SMP 서버는 256개의 동시 하드웨어 스레드를 지원할 것이다.
2008년 4월, 썬은 2방향 울트라스팍 T2 플러스 서버인 SPARC 엔터프라이즈 T5140 및 T5240을 출시했다.
2008년 10월, 썬은 4방향 울트라스팍 T2 플러스 SPARC 엔터프라이즈 T5440 서버를 출시했다.
울트라스팍 T1 현대 및 후속 설계
2006년 10월, 썬은 나이아가라 3가 45nm 공정으로 제작될 것이라고 밝혔다. 더 레지스터는 2008년 6월, 이 마이크로프로세서가 16개의 코어를 가질 것이라고 보도했으며, 각 코어가 16개의 스레드를 가질 것이라고 잘못 암시했다. 핫 칩스 21 컨퍼런스에서 썬은 이 칩이 총 16개의 코어와 128개의 스레드를 가지고 있다고 밝혔다. ISSCC 2010 발표에 따르면:
"16코어 SPARC SoC 프로세서는 4방향 글루리스 시스템에서 최대 512개의 스레드를 가능하게 하여
처리량을 극대화한다. 461GB/s의 6MB L2 캐시와 2.4Tb/s의 308핀 SerDes I/O는
필요한 대역폭을 지원한다. 6개의 클록 및 4개의 전압 도메인, 그리고 전력
관리 및 회로 기술은 377mm2 다이 전체에서 성능, 전력, 가변성 및 수율 트레이드오프를 최적화한다."
T4 CPU는 2011년 후반에 출시되었다. 새로운 T4 CPU는 16개의 코어(T3)에서 8개의 코어(T1, T2, T2+에서 사용된 것과 동일)로 줄어들었다. 새로운 T4 코어 설계("S3"라고 명명)는 비순차적 명령어 처리의 도입으로 스레드당 성능이 향상되었으며, 단일 스레드 프로그램의 성능도 추가적으로 향상되었다.
2010년, 래리 엘리슨은 오라클이 울트라스팍 플랫폼에 오라클 리눅스를 제공할 것이며, 포트는 T4 및 T5 시기에 제공될 예정이라고 발표했다.
오라클 시스템 부문 수석 부사장인 존 파울러는 2014년 오픈월드에서 리눅스가 언젠가 스팍에서 실행될 수 있을 것이라고 말했다.
새로운 T5 CPU는 16개의 코어에 128개의 스레드를 특징으로 하며 28나노미터 기술로 제조된다.
울트라스팍 T2
썬 마이크로시스템즈의 울트라스팍 T2(UltraSPARC T2) 마이크로프로세서는 멀티스레딩, 멀티 코어 CPU이다. 이는 SPARC 계열에 속하며 울트라스팍 T1의 후속작이다. 이 칩은 코드명인 Niagara 2로도 알려져 있다. 썬은 2007년 10월부터 T2 프로세서가 탑재된 서버를 판매하기 시작했다.
울트라스팍 T2 새로운 기능
T2는 컴퓨터, 스토리지 및 네트워킹 장치의 인터넷 워크로드를 대상으로 하는 울트라스팍 시리즈 마이크로프로세서의 상업적 파생 제품이다. 65 nm 공정으로 제조된 이 프로세서는 8개의 CPU 코어를 탑재하고 있으며, 각 코어는 8개의 스레드를 동시에 처리할 수 있다. 따라서 이 프로세서는 최대 64개의 동시 스레드를 처리할 수 있다. 다른 새로운 기능은 다음과 같다.
울트라스팍 T2 코어 파이프라인
정수 연산에 대한 단계는 T1의 6단계에서 8단계로 늘어났다.
울트라스팍 T2 시스템
T2 프로세서는 썬과 후지쯔 컴퓨터 시스템의 다음 제품에서 찾아볼 수 있다.
썬은 T2 프로세서를 Themis Computer에 라이선스하여 2008년에 최초의 비 썬 T2 기반 서버를 출시했다.
울트라스팍 T2 울트라스팍 T2 플러스
2008년 4월, 썬은 울트라스팍 T2 플러스 프로세서 기반의 서버를 출시했는데, 이는 울트라스팍 T2의 SMP 가능 버전이다.
썬은 다음 변경 사항을 포함하여 울트라스팍 T2 플러스 프로세서를 출시했다.
울트라스팍 T2 플러스 프로세서는 썬과 후지쯔 컴퓨터 시스템의 다음 제품에서 찾아볼 수 있다.
양방향 SMP 서버:
사방향 SMP 서버:
캐나다의 High Performance Computing Virtual Laboratory는 78대의 Sun SPARC Enterprise T5140 서버를 사용하여 컴퓨팅 클러스터를 구축했다. 각 T5140 서버에 두 개의 1.2 GHz T2 Plus 칩이 장착된 이 클러스터는 거의 10,000개의 컴퓨팅 스레드를 가지고 있어 높은 처리량 워크로드에 이상적이다.
울트라스팍 T2 가상화
T1과 마찬가지로 T2는 하이퍼-특권 실행 모드를 지원한다. SPARC 하이퍼바이저는 이 모드에서 실행되며 T2 시스템을 64개의 논리 도메인으로 분할할 수 있고, 양방향 SMP T2 Plus 시스템을 128개의 논리 도메인으로 분할할 수 있으며, 각 도메인은 독립적인 운영 체제 인스턴스를 실행할 수 있다.
울트라스팍 T2 T1 대비 성능 향상
울트라스팍 T2는 이전 울트라스팍 T1 프로세서에 비해 다양한 성능 향상을 제공한다.
다른 울트라스팍 T2 성능 관련 튜닝은 오라클 엔지니어 블로그에 문서화되어 있다.
울트라스팍 T2 전력 소비
최대 전력 소비는 123 와트에 달할 수 있지만, T2는 일반적으로 공칭 시스템 작동 중 95와트를 소비한다. 이는 T1의 72와트에서 증가한 수치이다. 썬은 이는 칩에 대한 시스템 통합 정도가 높아졌기 때문이라고 설명한다.
울트라스팍 T2 출시 역사
2006년 4월 12일, 썬은 울트라스팍 T2의 테이프 아웃을 발표했다.
썬은 2007년 8월 7일 T2 출시를 발표하며 이를 "세계에서 가장 빠른 마이크로프로세서"라고 홍보했다.
2008년 4월 9일, 썬은 울트라스팍 T2 플러스를 발표했다.
울트라스팍 T2 오픈 디자인
2007년 12월 11일, 썬은 오픈스팍 프로젝트를 통해 GNU 일반 공중 사용 허가서에 따라 울트라스팍 T2 프로세서 설계를 공개했다. 공개된 내용은 다음과 같다.
Perf
perf(perf_events 또는 perf tools라고도 불리며, 원래는 Performance Counters for Linux, PCL로 불렸다)는 2009년 리눅스 커널 버전 2.6.31부터 사용할 수 있는 리눅스의 성능 분석 도구이다. `perf`라는 이름의 사용자 공간 제어 유틸리티는 명령줄에서 접근하며 여러 하위 명령을 제공한다. 이는 전체 시스템(커널 및 사용자 공간)에 대한 통계적 프로파일링이 가능하다.
이는 하드웨어 성능 카운터, 트레이스포인트, 소프트웨어 성능 카운터(예: hrtimer) 및 동적 프로브(예: kprobe 또는 uprobe)를 지원한다. 2012년, 두 IBM 엔지니어는 perf를 (OProfile과 함께) 리눅스에서 가장 일반적으로 사용되는 두 가지 성능 카운터 프로파일링 도구 중 하나로 인정했다.
Perf 구현
perf 유틸리티와 커널 간의 인터페이스는 단 하나의 시스템 호출로 구성되며 파일 서술자와 매핑된 메모리 영역을 통해 이루어진다. LTTng 또는 이전 버전의 oprofile과 달리, 대부분의 기능이 커널에 통합되어 있으므로 서비스 데몬은 필요하지 않다. perf 유틸리티는 버퍼가 가득 차면 매핑된 버퍼에서 원시 데이터를 디스크로 덤프한다. LBNL의 R. 비틸로에 따르면, perf가 수행하는 프로파일링은 매우 낮은 오버헤드를 수반한다.
2010년 기준, 하드웨어 카운터를 지원하는 아키텍처에는 x86, 파워PC64, 울트라스파크 (III 및 IV), ARM (v5, v6, v7, Cortex-A8 및 -A9), Alpha EV56 및 슈퍼H가 포함된다. 펜티엄 4 이후 인텔 CPU에서 사용 가능한 분기 추적 구현인 Last Branch Records 사용은 패치로 제공된다. 2014년 3월 31일 출시된 리눅스 커널 버전 3.14부터 perf는 전력 소비 측정용으로 특정 인텔 CPU 기능으로 제공되는 RAPL(Running Average Power Limit)도 지원한다.
Perf 구현
Perf는 2010년 출시된 레드햇 엔터프라이즈 리눅스 버전 6부터 및 2011년 출시된 데비안 6.0 (Squeeze)부터 linux-tools-common 패키지의 데비안을 포함한 많은 인기 있는 리눅스 배포판에서 기본적으로 지원된다.
Perf 하위 명령
perf는 여러 하위 명령과 함께 사용된다.
Perf 비판
perf의 문서는 (2014년 현재) 그다지 상세하지 않다. 예를 들어, 대부분의 이벤트를 문서화하지 않거나 별칭(종종 이벤트의 이름과 코드를 얻기 위해 외부 도구가 사용된다)을 설명하지 않는다. 또한 perf 도구는 실제 벽시계 시간을 기반으로 프로파일링할 수 없는데, 이는 off-CPU 프로파일링 추가로 해결되었다.
Perf 보안
리눅스 커널 2.6.37부터 3.8.8까지, 그리고 RHEL6 커널 2.6.32의 perf 서브시스템에는 로컬 사용자가 root 권한을 얻는 데 악용된 보안 취약점(CVE-2013-2094)이 포함되어 있었다. 이 문제는 event_id 검증 코드 경로에서 잘못된 유형(64비트 대신 32비트 정수)이 사용되었기 때문이었다.
공핍형 부하 NMOS 논리
집적 회로에서 공핍형 부하 NMOS 논리(Depletion-load NMOS logic)는 이전 NMOS (n형 금속 산화물 반도체) 논리 제품군이 여러 전원 전압을 필요로 했던 것과 달리 단일 전원 전압만 사용하는 논리 제품군의 한 형태이다. 이러한 집적 회로를 제조하려면 추가적인 처리 단계가 필요했지만, 향상된 스위칭 속도와 추가 전원 공급 장치의 제거로 인해 이 논리 제품군은 많은 마이크로프로세서 및 기타 논리 요소에 선호되는 선택이 되었다.
공핍형 모드 n형 MOSFET를 부하 트랜지스터로 사용하면 단일 전압 작동이 가능하며 인핸스먼트 모드 장치만 사용하는 것보다 더 빠른 속도를 얻을 수 있다. 이는 부분적으로 공핍형 모드 MOSFET가 더 단순한 인핸스먼트 모드 트랜지스터보다 더 나은 전류원 근사치를 제공할 수 있기 때문이다. 특히 추가 전압을 사용할 수 없는 경우 (초기 PMOS 및 NMOS 칩이 여러 전압을 요구했던 이유 중 하나).
공핍형 부하 NMOS 논리
제조 공정에 공핍형 모드 NMOS 트랜지스터를 포함하려면 더 단순한 인핸스먼트 부하 회로에 비해 추가 제조 단계가 필요했다. 이는 공핍형 부하 장치가 문턱 전압을 조정하기 위해 부하 트랜지스터 채널 영역의 도펀트 양을 늘려서 형성되기 때문이다. 이는 일반적으로 이온 주입을 사용하여 수행된다.
CMOS 공정이 1980년대에 대부분의 NMOS 설계를 대체했지만, 일부 공핍형 부하 NMOS 설계는 여전히 생산되고 있으며, 일반적으로 최신 CMOS와 함께 생산된다. 한 예로 Z84015와 Z84C15가 있다.
공핍형 부하 NMOS 논리 역사 및 배경
1959년 벨 연구소에서 무함마드 아탈라와 강대원이 MOSFET를 발명한 후, 그들은 1960년에 MOSFET 기술을 시연했다. 그들은 PMOS와 NMOS 장치를 모두 20 μm 공정으로 제조했다. 그러나 NMOS 장치는 비실용적이었고 PMOS 유형만 실용적인 작동 장치였다.
1965년, 페어차일드 반도체의 치탕 사, 오토 레이스티코 및 A.S. 그로브는 채널 길이가 8 μm에서 65 μm 사이인 여러 NMOS 장치를 제조했다. IBM의 데일 L. 크리치로와 로버트 H. 데나드도 1960년대에 NMOS 장치를 제조했다. 최초의 IBM NMOS 제품은 1970년대 초에 대규모 제조에 들어간 1kb 데이터와 50–100 ns 액세스 타임을 가진 메모리 칩이었다. 이는 1970년대에 MOS 반도체 메모리가 이전 바이폴라 및 페라이트 코어 메모리 기술을 대체하는 계기가 되었다.
공핍형 부하 NMOS 논리 역사 및 배경
1960년대 후반에는 접합형 트랜지스터가 당시 사용되던 (p-채널) MOS 트랜지스터보다 빠르고 신뢰성이 높았지만, 훨씬 더 많은 전력을 소비하고 더 많은 면적을 필요로 했으며 더 복잡한 제조 공정을 요구했다. MOS IC는 흥미롭지만 저전력 애플리케이션과 같은 틈새 시장을 제외하고는 빠른 바이폴라 회로를 대체하기에는 부적절하다고 여겨졌다. 저속의 한 가지 이유는 MOS 트랜지스터가 게이트가 알루미늄으로 만들어져 당시의 제조 공정을 사용할 때 상당한 기생 용량이 발생했기 때문이다. 다결정 실리콘으로 된 게이트를 가진 트랜지스터의 도입 (1970년대 중반부터 2000년대 초반까지 사실상의 표준이 됨)은 이러한 단점을 줄이기 위한 중요한 첫걸음이었다. 이 새로운 자기정렬 실리콘 게이트 트랜지스터는 페데리코 파진이 1968년 초 페어차일드 반도체에서 도입했다. 이것은 IC의 일부로 제조될 수 있는 (그리고 개별 소자로만 제조될 수 있는 것이 아닌) 더 낮은 기생 용량을 가진 트랜지스터에 대한 존 C. 사라체, 톰 클라인, 로버트 W. 바워 (1966~67년경)의 아이디어와 작업의 개선 (및 최초의 작동 구현)이었다. 이 새로운 유형의 pMOS 트랜지스터는 알루미늄 게이트 pMOS 트랜지스터보다 3~5배 빠르고 (와트당), 면적이 적고, 누설이 훨씬 적으며 신뢰성이 높았다. 같은 해, 파진은 새로운 트랜지스터 유형을 사용하여 최초의 IC인 페어차일드 3708 (복호화 기능을 갖춘 8비트 아날로그 멀티플렉서)을 구축했으며, 이는 금속 게이트 제품에 비해 성능이 크게 향상되었음을 보여주었다. 10년도 채 되지 않아 실리콘 게이트 MOS 트랜지스터는 복잡한 디지털 IC의 주요 수단으로서 바이폴라 회로를 대체했다.
공핍형 부하 NMOS 논리 역사 및 배경
PMOS와 관련된 몇 가지 단점이 있다. PMOS 트랜지스터의 전하(전류) 캐리어인 양공은 NMOS 트랜지스터의 전하 캐리어인 전자보다 이동성이 낮으며(약 2.5 대 1), 또한 PMOS 회로는 DTL 논리 및 TTL 논리(7400 시리즈)와 같은 저전압 양논리와 쉽게 인터페이스되지 않는다. 그러나 PMOS 트랜지스터는 비교적 만들기 쉽기 때문에 먼저 개발되었다. 에칭 화학물질 및 기타 원천의 게이트 산화막의 이온 오염은 (전자 기반) NMOS 트랜지스터가 꺼지는 것을 매우 쉽게 방지할 수 있는 반면, (양공 기반) PMOS 트랜지스터의 영향은 훨씬 덜 심각하다. 따라서 NMOS 트랜지스터의 제조는 작동 장치를 생산하기 위해 바이폴라 공정보다 훨씬 더 깨끗해야 한다.