hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
알파 21164 설명
주요 캐시는 명령어용 캐시와 데이터용 캐시로 분할되며, 각각 I-캐시와 D-캐시라고 한다. 크기는 8 KB이고, 직접 매핑되며, 캐시 라인 크기는 32바이트이다. D-캐시는 성능 향상을 위해 이중 포트로 되어 있으며, 캐시를 두 번 복제하여 구현된다. 라이트 스루 쓰기 정책과 읽기 시 할당 정책을 사용한다.
S-캐시로 알려진 보조 캐시는 온다이이며 용량은 96 KB이다. 21164는 충분한 명령어와 데이터를 제공하기 위해 외부 보조 캐시가 제공할 수 있는 것보다 더 많은 대역폭을 필요로 했기 때문에 온다이 보조 캐시가 필요했다. 캐시는 넓은 면적으로 인해 접근하는 데 두 주기가 필요했다. 성능을 향상시키기 위해 캐시는 파이프라인화되었다. 온다이 보조 캐시의 또 다른 장점은 다중 방식 캐시로 쉽게 구현될 수 있다는 점이었고, 그 결과 캐시는 3-방식 세트 연관되어 직접 매핑 캐시보다 향상된 적중률을 제공한다. S-캐시는 넓은 물리적 영역이 필요했기 때문에 I-박스, E-박스, F-박스 및 M-박스를 양쪽에 끼고 두 개의 반쪽으로 구현되었다. 이는 캐시가 두 주기 내에 데이터를 반환할 수 있도록 하기 위함이었다.
알파 21164 설명
B-캐시로 알려진 3차 캐시는 외부 SRAM으로 구현된다. B-캐시는 선택 사항이었고 알파 21164를 사용하는 일부 시스템에는 없었다. B-캐시는 1~64 MB의 용량을 가질 수 있었고, 온다이 S-캐시로 인해 쓸모없게 되었으므로 더 작은 용량은 지원되지 않았다. 직접 매핑되며, 라이트 백 쓰기 정책과 쓰기 시 할당 정책을 사용한다. B-캐시는 21064와 달리 외부 캐시 컨트롤러가 필요 없이 온다이 외부 인터페이스 로직에 의해 제어되었다. B-캐시는 비동기 또는 동기 SRAM으로 구축할 수 있었다. B-캐시는 시스템 버스를 통해 접근된다.
외부 인터페이스는 128비트 시스템 버스이다. 시스템 버스는 내부 클럭 주파수보다 3~15배 낮은 클럭 주파수, 즉 내부 클럭 주파수가 300 MHz일 때 20~100 MHz로 작동한다. 시스템 버스의 클럭 신호는 마이크로프로세서에 의해 생성된다.
내부 클럭 주파수는 외부 클럭 신호를 2로 나누어 생성된다. 따라서 300 MHz 알파 21164는 600 MHz의 외부 클럭 신호를 필요로 한다.
알파 21164 설명
알파 21164는 16.5 x 18.1 mm (299 mm2) 크기의 다이에 930만 개의 트랜지스터를 포함하며, 이는 공정의 최대 한계에 가까웠다. 이 다이는 디지털의 5세대 상보형 금속 산화물 반도체 (CMOS) 공정인 CMOS-5, 즉 4단계 알루미늄 인터커넥트가 있는 0.50 μm 공정으로 제작되었다. 21164는 3.3-V 전원 공급 장치를 사용했다. 266 MHz에서 46 W, 300 MHz에서 51 W, 333 MHz에서 56 W를 소비했다.
알파 21164는 57.40 x 57.40 mm 크기의 499핀 세라믹 개재형 핀 그리드 배열 (IPGA)로 패키징되었다. 이 패키지에는 히트 싱크가 볼트로 고정되는 두 개의 스터드가 있는 히트 스프레더가 있었다.
알파 21164 파생 제품
알파 21164는 코드명 EV56으로 추가 개발되었다. 알파 21164로 출시되었지만, 원래는 알파 21164A로 알려져 있었다. 366, 433, 500, 533, 566, 600, 666 MHz의 클럭 주파수에서 작동했다.
1995년 10월 마이크로프로세서 포럼에서 처음 소개되었다. 1995년 11월 13일, 디지털은 그 달 말에 샘플이 출하될 것이라고 발표했다. 366 MHz로 작동하는 첫 번째 버전은 1996년에 출시되었다. 1996년 7월 8일, 디지털은 433 MHz 버전이 출시되었고, 500 MHz 버전은 샘플링 중이며 1996년 9월에 대량 출시될 예정이라고 발표했다. 433 MHz 버전은 1,000개 단위로 개당 1,492달러에 판매되었다. 600 MHz 버전은 1997년 3월 31일에 출시되어 대량 출하되었다. 삼성전자는 1996년 6월에 디지털과 알파 21164A를 2차 공급하는 계약을 체결했으며, 666 MHz 모델을 제조한 유일한 회사였다. 366~500 MHz 샘플은 1996년 11월 11일에 출시되었으며, 1997년에 대량으로 공급되었다. 알파 21164A는 디지털의 허드슨, 매사추세츠와 삼성의 한국 기흥 제조 공장에서 제작되었다.
알파 21164 파생 제품
알파 21164A 사용자에는 크레이 리서치, 디지털, 네트워크 어플라이언스 (현 넷앱), 데스크스테이션이 포함되었다. 크레이 리서치는 450, 600, 675 MHz 알파 21164A를 T3E 슈퍼컴퓨터의 후기 모델에 사용했다. 디지털은 다양한 클럭 주파수에서 작동하는 알파 21164A를 알파서버, 알파스테이션, 셀레브리스 XL 워크스테이션 및 디지털 개인 워크스테이션에 사용했다. 넷앱은 400, 500, 600 MHz 알파 21164A를 스토리지 시스템에 사용했다. 데스크스테이션은 알파 21164A를 랩터 리플렉스 워크스테이션에 사용했다.
알파 21164 파생 제품
가장 주목할 만한 변화는 알파 아키텍처의 확장인 BWX(Byte Word Extensions)의 포함이었다. 이는 바이트 및 워드 접근을 개선하기 위해 설계되었다. 이 명령어는 곱하기 파이프라인에 의해 실행된다. 알파 21164A는 14.4 mm x 14.5 mm 크기의 다이에 966만 개의 트랜지스터를 포함했으며, 다이 면적은 209 mm2였다. 디지털은 6세대 CMOS 공정인 CMOS-6, 즉 4개 층의 인터커넥트가 있는 0.35 μm 공정으로 다이를 제작했다. 삼성은 1996년 초에 개발한 0.3 μm 공정을 기반으로 4개 층의 인터커넥트가 있는 0.35 μm 공정으로 다이를 제작했다. 알파 21164A는 3.3V 전원 공급 장치를 사용했으며, 366 MHz에서 31.0W, 433 MHz에서 36.0W, 500 MHz에서 41.0W, 533 MHz에서 43.5W, 600 MHz에서 48.5W를 소비했다.
알파 21164 파생 제품
알파 21164PC는 PCA56으로도 알려져 있으며, 1997년 3월 17일에 출시된 알파 21164A의 저가형 버전이다. 이 마이크로프로세서는 디지털과 미쓰비시 전기가 공동 개발했으며, 양사가 설계를 제조했다. 미쓰비시는 1998년 초에 디지털과의 향후 알파 마이크로프로세서 공동 개발 계약을 중단하고 1998년 중반에 알파 21164PC 제조를 중단했으며, 회사 시장의 경제 상황 때문에 알파 시장에서 철수했다.
알파 21164 파생 제품
알파 21164PC는 400, 466, 533 MHz의 클럭 주파수에서 작동했다. 주요 변경 사항은 S-캐시의 생략, 더 큰 I-캐시, 그리고 단일 명령 다중 데이터 (SIMD) 명령어를 도입하여 MPEG 인코딩 성능을 향상시키는 알파 아키텍처의 확장인 MVI(Motion Video Instructions)의 포함이다. S-캐시는 트랜지스터 수를 줄여 다이 크기와 비용을 절감하기 위해 제거되었다. I-캐시는 8KB에서 16KB로 용량이 두 배로 늘어나 S-캐시의 부족을 보완했다. 알파 21164는 충분한 대역폭을 제공하여 적절한 성능을 달성하기 위해 I-캐시를 보완하기 위해 S-캐시에 의존했기 때문이다. B-캐시의 용량은 512KB에서 4MB로 제한되었으며, 1MB 및 2MB 용량도 지원되었다. 이 마이크로프로세서는 43비트 가상 주소와 33비트 물리 주소를 사용한다.
알파 21164PC는 8.65 x 16.28 mm 크기의 다이에 350만 개의 트랜지스터를 포함했으며, 다이 면적은 141 mm2였다. 디지털은 알파 21164와 동일한 공정인 CMOS-5로 다이를 제작했다. 알파 21164PC는 49.78 x 49.78 mm 크기의 413핀 IPGA로 패키징되었다. 3.3V 전원 공급 장치를 사용했으며, 400 MHz에서 26.5W, 466 MHz에서 30.5W, 533 MHz에서 35.0W를 소비했다.
알파 21164PC는 디지털의 AlphaPC 164SX 메인보드에 사용되었다.
PCA56의 파생 제품인 PCA57은 삼성전자에서 0.28 μm CMOS 공정으로 설계 및 제조되었다. PCA57은 1998년 후반에 출시되었으며 533, 600, 666 MHz의 클럭 주파수에서 작동했다. PCA56 마이크로아키텍처의 개선 사항에는 I-캐시와 D-캐시 용량의 두 배 증가(각각 32 KB 및 16 KB)가 포함되었다. PCA57은 6.7 mm x 15 mm 크기의 다이에 570만 개의 트랜지스터를 포함했으며, 다이 면적은 101 mm2였다. 2.5 V 전원 공급 장치에서 작동했으며 533 MHz에서 18 W, 600 MHz에서 20 W, 666 MHz에서 23 W를 소비했다.
PCA57은 디지털의 AlphaPC 164RX 메인보드에 사용되었다.
알파 21164 칩셋
디지털과 VLSI Technology는 21164 및 그 파생 제품을 위한 칩셋을 개발했다. 디지털은 또한 AlphaServer 8200 및 8400과 같은 AlphaServer 제품군의 고급 모델에 사용하기 위한 맞춤형 ASIC을 개발했다.
21171(알코르라고도 함)은 21164를 위한 첫 번째 칩셋으로, 1995년 1월에 지원하는 마이크로프로세서와 함께 출시되었다. 디지털이 개발하고 제조했다. 21171은 21164가 사용하는 새로운 시스템 버스 프로토콜을 지원하도록 수정된 업그레이드된 DECchip 21071이다. 메모리 및 PCI 컨트롤러를 포함하는 제어 칩과 256비트 메모리 버스 및 PCI 버스를 시스템 버스에 연결하는 4개의 데이터 슬라이스 칩으로 구성되었다. 21171은 33 MHz로 작동하는 64비트 폭의 PCI 버스를 제공한다.
21172(알코르2라고도 함)는 21164A를 지원하는 업데이트된 21171이었다.
알파 21164 칩셋
픽시스 칩셋(21174라고도 함)은 21164A 및 21164PC 마이크로프로세서를 지원했다. 이전 칩셋과 달리 저가 시스템을 위해 설계되었다. 결과적으로 여러 패키지 대신 474접점 세라믹 볼 그리드 배열 (CBGA)로 패키징된 단일 칩 설계였다. 이후 디지털 개인 워크스테이션 a-시리즈와 같은 보급형 워크스테이션과 AlphaPC 164LX 및 164SX와 같은 메인보드와 같이 비용에 민감한 응용 프로그램에 사용되었다. 출시 당시 21174는 1,000개 단위로 US$142에 판매되었다.
21174는 메모리 컨트롤러와 PCI 컨트롤러를 포함한다. 메모리 컨트롤러는 최대 512MB의 동기식 동적 랜덤 접근 메모리 (SDRAM)를 지원하며 128비트 메모리 버스를 통해 접근한다. 메모리는 ECC 또는 패리티 보호가 될 수 있다. PCI 컨트롤러는 PCI 또는 PCI-X 버스를 제공했다.
폴라리스는 개인용 컴퓨터용으로 VLSI 테크놀로지가 개발한 시스템 컨트롤러로, 21164A 및 21164PC 마이크로프로세서를 지원한다. 폴라리스는 1997년 6월 16일에 발표되었다. 최대 768MB의 EDO DRAM 또는 최대 512MB의 SDRAM을 지원한다. 메모리는 128비트 버스를 통해 접근된다. I/O를 위해 32비트, 33 MHz PCI 버스를 제공한다.
폴라리스 사용자에는 디지털의 AlphaPC 164RX 메인보드가 포함되었다.
알파 21064
알파 21064(Alpha 21064)는 디지털 이큅먼트 코퍼레이션이 개발 및 제조한 마이크로프로세서로, 알파 (알파 AXP로 소개됨) 명령어 집합 (ISA)을 구현했다. 1994년 이름이 변경되기 전에는 DEC칩 21064로 소개되었다. 21064는 코드명 EV4로도 알려져 있다. 1992년 2월에 발표되었고, 대량 출하는 1992년 9월에 이루어졌다. 21064는 알파 ISA의 첫 번째 상업적 구현이자 디지털의 첫 상업용 마이크로프로세서였다. 1993년 10월에는 파생형인 알파 21064A가 뒤를 이었다. 이 마지막 버전은 1995년에 알파 21164로 대체되었다.
알파 21064 역사
첫 알파 프로세서는 코드명 EV3인 테스트 칩이었다. 이 테스트 칩은 디지털의 1.0-마이크로미터 (μm) CMOS-3 공정을 사용하여 제조되었다. 테스트 칩에는 부동소수점 장치가 없었고 1 KB 캐시만 있었다. 이 테스트 칩은 공격적인 회로 설계 기술의 작동을 확인하는 데 사용되었다. 테스트 칩은 시뮬레이터 및 에뮬레이터와 함께 펌웨어 및 회사가 지원하는 다양한 운영체제를 구동하는 데도 사용되었다.
코드명 EV4인 양산 칩은 디지털의 0.75 μm CMOS-4 공정을 사용하여 제조되었다. 더크 마이어와 에드워드 맥렐란이 마이크로아키텍트였다. 에드는 이슈 로직을 설계했고 더크는 다른 주요 블록을 설계했다. 짐 몬타나로는 회로 구현을 이끌었다. EV3는 알파 데모 유닛(ADU)에 사용되었는데, 이는 EV4 부품이 출시되기 전에 디지털이 알파 플랫폼용 소프트웨어를 개발하는 데 사용한 멀티프로세서 시스템이었다.
알파 21064 역사
21064는 1992년 2월 중순 제39회 국제 고체 회로 학술회의 (ISSCC)에서 공개되었다. 1992년 2월 25일에 발표되었으며, 같은 날 150 MHz 샘플이 소개되었다. 가격은 100개 단위로 3,375달러, 100개에서 1,000개 단위로 1,650달러, 1,000개 이상 단위로 1,560달러였다. 대량 출하는 1992년 9월에 시작되었다.
1993년 2월 초, 150 MHz 버전의 가격은 1,000개 이상 단위에서 1,559달러에서 1,096달러로 인하되었다.
1993년 2월 25일, 200 MHz 버전이 출시되었으며, 샘플 키트는 3,495달러에 제공되었다. 대량 주문 시에는 10,000개 이상 단위에서 개당 1,231달러로 책정되었다. 대량 주문은 1993년 6월에 접수되었고, 출하는 1993년 8월에 이루어졌다. 150 MHz 버전의 가격은 이에 대응하여 인하되었다. 샘플 키트는 1993년 4월부터 3,375달러에서 1,690달러로 인하되었고, 대량 주문 시에는 1993년 7월부터 10,000개 이상 단위에서 개당 1,355달러에서 853달러로 인하되었다.
알파 21064 역사
1993년 9월 10일 알파 21066과 알파 21068이 출시되면서 디지털은 기존 21064의 위치를 조정하고 166 MHz 버전을 5,000개 단위로 개당 499달러에 출시했다. 150 MHz 버전의 가격은 5,000개 단위로 개당 455달러로 인하되었다.
1994년 6월 6일, 200 MHz 버전의 가격은 60 MHz 펜티엄에 대항하기 위해 31% 인하된 544달러가 되었고, 166 MHz 버전은 19% 인하된 404달러(5,000개 단위)가 되어 1994년 7월 3일부터 적용되었다.
DEC는 2차 공급원이 없는 유일한 제조업체였다. 알파 21064는 디지털의 허드슨 (매사추세츠주)와 사우스 퀸스페리(스코틀랜드) 시설에서 제조되었다.
21064는 주로 워크스테이션과 서버와 같은 고성능 컴퓨터에 사용되었다. 사용자로는 다음이 포함되었다.
21064는 출시 당시부터 1993년까지 가장 높은 성능을 가진 마이크로프로세서였으며, IBM (인터내셔널 비즈니스 머신)이 멀티칩 POWER2를 출시한 이후에도 그 성능을 유지했다. 1993년 10월 275 MHz 21064A가 출시될 때까지는 가장 높은 성능을 가진 단일 칩 마이크로프로세서였다.
알파 21064 설명
알파 21064는 수퍼파이프라인 방식의 듀얼-이슈 슈퍼스칼라 마이크로프로세서로, 명령어를 순차적으로 실행한다. 매 클록 사이클마다 최대 두 개의 명령어를 네 개의 기능 유닛(정수 유닛, 부동소수점 장치 (FPU), 주소 유닛, 브랜치 유닛)으로 발행할 수 있다. 정수 파이프라인은 7단계이며, 부동소수점 파이프라인은 10단계이다. 두 파이프라인의 첫 네 단계는 동일하며 I-박스에 의해 구현된다.
I-박스는 제어 장치로, 명령어를 페치, 디코드, 발행하고 파이프라인을 제어한다. 1단계에서 I-캐시에서 두 개의 명령어를 가져온다. 분기 예측은 2단계에서 I-박스의 로직에 의해 수행된다. 정적 예측 또는 동적 예측이 사용된다. 정적 예측은 브랜치 명령어의 변위 필드의 부호 비트를 검사하여 부호 비트가 역방향 브랜치(부호 비트가 1인 경우)를 나타내면 브랜치를 수행된 것으로 예측했다. 동적 예측은 2,048-엔트리 1비트 분기 이력 테이블의 엔트리를 검사했다. 엔트리에 1이 포함되어 있으면 브랜치가 수행된 것으로 예측되었다. 동적 예측이 활용된 경우, 대부분의 프로그램에서 분기 예측은 약 80% 정확하다. 분기 예측 실패 페널티는 4 사이클이다.
알파 21064 설명
이 명령어들은 3단계에서 디코딩된다. 그런 다음 I-박스는 4단계에서 두 명령어에 필요한 리소스가 사용 가능한지 확인한다. 사용 가능하다면, 명령어들은 페어링될 수 있는 경우 발행된다. 어떤 명령어들이 페어링될 수 있는지는 정수 레지스터 파일의 읽기 및 쓰기 포트 수에 따라 결정되었다. 21064는 정수 연산과 부동소수점 연산, 모든 로드/저장 명령어와 모든 연산 명령어, 정수 연산과 정수 분기, 또는 부동소수점 연산과 부동소수점 분기를 발행할 수 있었다. 두 가지 조합은 허용되지 않았다: 정수 연산과 부동소수점 저장, 부동소수점 연산과 정수 저장. 두 명령어 중 하나가 함께 발행될 수 없는 경우, 나머지 명령어가 발행될 때까지 첫 네 단계가 중단된다. 리소스 부족, 의존성 또는 유사한 조건으로 인해 명령어가 발행될 수 없는 경우에도 첫 네 단계가 중단된다.
알파 21064 설명
I-박스에는 가상 주소를 물리 주소로 변환하기 위한 두 개의 변환 색인 버퍼 (TLB)가 포함되어 있다. 이 TLB는 명령어 변환 버퍼(ITB)라고 불린다. ITB는 명령어 스트림을 위해 최근에 사용된 페이지 테이블 엔트리를 캐시한다. 8 KB 페이지를 위한 8-엔트리 ITB와 4 MB 페이지를 위한 4-엔트리 ITB가 사용된다. 두 ITB는 완전 연관 방식이며, 최근에 사용되지 않은 교체 알고리즘을 사용한다.
모든 명령어의 실행은 5단계에서 시작된다. 레지스터 파일은 4단계에서 읽힌다. 5단계부터 시작되는 파이프라인은 정지될 수 없다.
알파 21064 설명
정수 유닛은 정수 명령어를 실행하는 역할을 한다. 이는 정수 레지스터 파일 (IRF)과 E-박스로 구성된다. IRF는 32개의 64비트 레지스터를 포함하며, 4개의 읽기 포트와 2개의 쓰기 포트를 가지며, 이들은 정수 유닛과 브랜치 유닛 사이에 균등하게 분할된다. E-박스에는 가산기, 논리 유닛, 배럴 시프터, 곱셈기가 포함되어 있다. 곱셈, 시프트, 바이트 조작 명령어를 제외하고 대부분의 정수 명령어는 5단계 말까지 완료되어 1사이클의 지연 시간을 갖는다. 배럴 시프터는 파이프라인 처리되지만, 시프트 및 바이트 조작 명령어는 6단계 말까지 완료되지 않아 2사이클의 지연 시간을 갖는다. 곱셈기는 다이 면적을 절약하기 위해 파이프라인 처리되지 않았다. 따라서 곱셈 명령어는 피연산자에 따라 19에서 23사이클까지 가변적인 지연 시간을 갖는다. 7단계에서 정수 명령어는 결과를 IRF에 쓴다.
알파 21064 설명
"A-박스"로도 알려진 주소 유닛은 로드 및 스토어 명령어를 실행했다. 주소 유닛과 정수 유닛이 병렬로 작동할 수 있도록, 주소 유닛은 정수 유닛의 가산기를 사용하는 대신 자체 변위 가산기를 사용하여 가상 주소를 계산했다. 32개 엔트리의 완전 연관 변환 색인 버퍼 (TLB)는 가상 주소를 물리 주소로 변환하는 데 사용된다. 이 TLB는 데이터 변환 버퍼 (DTB)라고 불린다. 21064는 43비트 가상 주소와 34비트 물리 주소를 구현하여, 8 TB의 가상 메모리와 16 GB의 물리 메모리를 주소 지정할 수 있다.
저장 명령어는 4개 엔트리 32바이트 쓰기 버퍼에 데이터가 버퍼링되는 결과를 초래한다. 쓰기 버퍼는 인접한 저장 장치의 데이터를 병합하고 임시적으로 저장 장치를 지연시켜 시스템 버스의 쓰기 수를 줄임으로써 성능을 향상시켰다. 이로 인해 시스템 버스가 자주 사용되지 않아 로드 작업이 더 빠르게 처리될 수 있었다.
알파 21064 설명
부동소수점 유닛은 부동소수점 레지스터 파일(FRF)과 F-박스로 구성된다. FRF는 32개의 64비트 레지스터를 포함하며, 3개의 읽기 포트와 2개의 쓰기 포트를 가지고 있다. F-박스에는 부동소수점 파이프라인과 사이클당 한 비트를 처리하는 비파이프라인 분할 유닛이 포함되어 있었다.
부동소수점 레지스터 파일은 4단계에서 읽히고, 데이터는 분수, 지수, 부호로 포맷된다. 덧셈 명령어를 실행할 경우, 가산기는 지수 차이를 계산하고, 결과를 정규화하기 위해 입력 피연산자를 사용하는 예측 선행 1 또는 0 검출기가 시작된다. 곱셈 명령어를 실행할 경우, 3 X 피승수가 생성된다.
5단계와 6단계에서는 덧셈과 뺄셈을 위한 정렬 또는 정규화 시프트 및 스티키 비트 계산이 수행된다. 곱셈 명령어는 부스 알고리즘을 사용하는 파이프라인 방식의 2방향 인터리브드 배열에서 곱셈된다. 8단계에서는 최종 덧셈이 반올림과 병렬로 수행된다. 부동소수점 명령어는 10단계에서 결과를 FRF에 쓴다.
알파 21064 설명
파이프라인에서 실행되는 명령어는 6사이클의 지연 시간을 갖는다. 비파이프라인 분할 유닛에서 실행되는 단정밀도(32비트) 및 배정밀도(64비트) 분할은 각각 31 및 61사이클의 지연 시간을 갖는다.
21064는 온-다이(on-die) 1차 CPU 캐시를 두 개 가지고 있다: 쓰기-스루 쓰기 정책을 사용하는 8 KB 데이터 캐시(D-캐시)와 8 KB 명령어 캐시(I-캐시)이다. 두 캐시 모두 단일 사이클 액세스를 위해 직접 매핑되며, 32바이트 라인 크기를 갖는다. 캐시는 면적이 98 μm2인 6-트랜지스터 정적 랜덤 액세스 메모리 (SRAM) 셀로 구성된다. 캐시는 1,024 셀 너비에 66 셀 높이이며, 상위 두 줄은 중복을 위해 사용된다.
128 KB에서 16 MB 용량의 선택적 외부 보조 캐시(B-캐시)가 지원되었다. 캐시는 내부 클록 주파수의 1/3에서 1/16로 작동했으며, 200 MHz에서는 12.5에서 66.67 MHz였다. B-캐시는 직접 매핑 방식이며, 기본적으로 128바이트 라인 크기를 가졌으나 더 큰 용량을 사용하도록 구성할 수 있었다. B-캐시는 시스템 버스를 통해 접근되었다.
외부 인터페이스는 128비트 데이터 버스로, 내부 클록 속도의 1/2에서 1/8로 작동했으며, 200 MHz에서 25에서 100 MHz였다. 버스 폭은 구성 가능했으며, 21064를 사용하는 시스템은 64비트 외부 인터페이스를 가질 수 있었다. 외부 인터페이스는 또한 34비트 주소 버스로 구성되었다.
21064는 168만 개의 트랜지스터를 포함하고 있었다. 오리지널 EV4는 디지털이 0.75 μm 특징 크기와 3단계의 알루미늄 인터커넥트를 가진 CMOS-4 공정으로 제작했다. EV4는 13.9 mm x 16.8 mm로, 면적은 233.52 mm2이다. 후기 EV4S는 CMOS-4S로 제작되었는데, 이는 0.675 μm 특징 크기를 가진 CMOS-4의 10% 광학 축소 버전이다. 이 버전은 12.4 mm x 15.0 mm로, 면적은 186 mm2이다.
21064는 3.3-V 전원 공급 장치를 사용했다. EV4는 200 MHz에서 최대 30 W를 소비했다. EV4S는 150 MHz에서 최대 21.0 W, 166 MHz에서 22.5 W, 200 MHz에서 27.0 W를 소비했다.
21064는 61.72 mm x 61.72 mm 크기의 431핀 알루미나-세라믹 핀 그리드 배열 (PGA)로 패키징된다. 431개 핀 중 291개는 신호용이고 140개는 전원 및 접지용이었다. 히트 스프레더로 튀어나온 두 개의 스터드에 고정된 너트로 방열판이 패키지에 직접 부착된다.
알파 21064 파생형
알파 21064A는 DEC칩 21064A로 소개되었으며, 코드명은 EV45로, 1993년 10월에 출시된 알파 21064의 추가 개발 버전이다. 200, 225, 233, 275, 300 MHz의 클록 주파수에서 작동했다. 225 MHz 모델은 1994년 7월 6일에 233 MHz 모델로 대체되었으며, 출시 당시 5,000개 단위로 788달러에 판매되었는데, 이는 대체된 225 MHz 모델보다 10% 저렴한 가격이었다. 같은 날, 275 MHz 모델의 가격도 5,000개 단위로 25% 인하되어 1,083달러가 되었다. 300 MHz 모델은 1995년 10월 2일에 발표 및 샘플링되었고 1995년 12월에 출하되었다. 윈도우 NT 또는 윈도우 NT 메모리 관리 모델을 사용하는 운영체제 실행으로 제한된 21064A-275-PC 모델도 있었다.
21064A는 기존 21064를 대체하여 고성능 알파 마이크로프로세서로 자리 잡았다. 이후 고급 시스템에서 가장 많이 사용되었다. 사용자에는 다음이 포함되었다.
알파 21064 파생형
21064A는 21064에 비해 여러 마이크로아키텍처 개선 사항이 있었다. 주요 캐시는 두 가지 방식으로 개선되었다. I-캐시 및 D-캐시의 용량이 8 KB에서 16 KB로 두 배 증가했으며, 캐시 태그 및 캐시 데이터 배열에 패리티 보호 기능이 추가되었다. 부동소수점 나눗셈은 사이클당 평균 두 비트를 처리하는 개선된 분할기로 인해 대기 시간이 줄어들었다. 분기 예측은 더 커진 4,096-엔트리 2비트 BHT를 통해 개선되었다.
21064A는 280만 개의 트랜지스터를 포함하고 있으며, 크기는 14.5 x 10.5 mm로, 면적은 152.25 mm2이다. 디지털의 5세대 CMOS 공정인 CMOS-5 (4단계 알루미늄 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다.
알파 21064 파생형
알파 21066은 DEC칩 21066으로 소개되었으며, 코드명 LCA4 (저가형 알파)로, 알파 21064의 저가형 변형이다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 출시 당시 166 MHz 알파 21066은 5,000개 단위로 385달러에 판매되었다. 임베디드 시스템용으로 고안된 100 MHz 모델도 존재했다. 샘플링은 1994년 말에 시작되었고, 대량 출하는 1995년 3분기에 이루어졌다. 마이크로프로세서 리포트는 알파 21066을 PCI 컨트롤러가 통합된 최초의 마이크로프로세서로 인정했다.
알파 21064 파생형
알파 21066은 저비용 애플리케이션, 특히 윈도우 NT를 실행하는 개인용 컴퓨터에 사용될 예정이었다. 디지털은 멀티아 클라이언트, AXPpci 33 원천 장비 제조업체 (OEM) 마더보드 및 AXPvme 단일 보드 컴퓨터에 다양한 알파 21066 모델을 사용했다. 디지털 외부에서는 아스펜 시스템즈(Aspen Systems)가 알파인 워크스테이션에, 카레라 컴퓨터즈(Carrera Computers)가 판테라 I 워크스테이션에, 네코테크(NekoTech)가 마하 1-166 개인용 컴퓨터에 166 MHz 모델을 사용했고, 파시스(Parsys)가 트랜스알파 TA9000 시리즈 슈퍼컴퓨터에 사용했다.
공정 축소 덕분에 비용에 민감한 임베디드 시스템에 필요한 기능을 포함할 수 있었다. 이러한 기능에는 온-다이 B-캐시와 ECC를 지원하는 메모리 컨트롤러, 프레임버퍼 구현을 위해 최대 8 MB의 VRAM을 지원하는 기능 제한 그래픽 가속기, PCI 컨트롤러 및 33 MHz 외부 클록 신호를 원하는 내부 클록 주파수로 곱하는 위상동기회로 (PLL) 클록 제너레이터가 포함된다.
알파 21064 파생형
메모리 컨트롤러는 64KB에서 2MB의 B-캐시와 2에서 512MB의 메모리를 지원했다. ECC 구현은 1비트, 2비트, 4비트 오류를 감지하고 1비트 오류를 수정할 수 있었다. 비용을 절감하기 위해 알파 21066은 64비트 시스템 버스를 사용하여 핀 수를 줄이고 패키지 크기를 줄였다. 시스템 버스의 폭이 줄어들어 대역폭과 성능이 20% 감소했지만, 이는 허용 가능한 수준으로 간주되었다.
21066은 175만 개의 트랜지스터를 포함하고 있었으며, 크기는 17.0 x 12.3 mm로, 면적은 209.1 mm2이다. CMOS-4S (3단계 인터커넥트를 포함하는 0.675 μm 공정)로 제조되었다. 21066은 57.404 x 57.404 mm 크기의 287핀 CPGA로 패키징되었다.
알파 21066A는 코드명 LCA45로, 알파 21064A의 저가형 변형이다. 1994년 11월 14일에 발표되었으며, 같은 날 100 MHz 및 233 MHz 모델의 샘플이 출시되었다. 두 모델 모두 1995년 3월에 출하되었다. 발표 당시 100 MHz 및 233 MHz 모델은 5,000개 단위로 각각 175달러와 360달러에 책정되었다. 이후 266 MHz 모델이 출시되었다.
알파 21064 파생형
21066A는 미쓰비시 전기에 의해 M36066A로 2차 공급원되었다. 이 회사가 제작한 첫 번째 알파 마이크로프로세서였다. 100 MHz 및 233 MHz 부품은 1994년 11월에 발표되었다. 발표 당시 엔지니어링 샘플은 1994년 12월, 상업용 샘플은 1995년 7월, 대량 생산은 1995년 9월로 예정되었다. 233 MHz 부품은 1,000개 단위로 490달러에 책정되었다.
21064A를 기반으로 했지만, 21066A는 16 KB 명령어 및 데이터 캐시를 가지고 있지 않았다. 21066A의 특정 기능은 전원 관리였다. 즉, 마이크로프로세서의 내부 클록 주파수는 소프트웨어로 조정될 수 있었다.
디지털은 이전에 21066을 사용했던 자사 제품에 다양한 21066A 모델을 사용했다. 디지털 외부에서는 태드폴 테크놀로지가 ALPHAbook 1 노트북에 233 MHz 모델을 사용했다.
21066A는 180만 개의 트랜지스터를 포함하고 있으며, 14.8 x 10.9 mm 크기의 다이 위에 161.32 mm2 면적을 가지고 있었다. 디지털의 5세대 CMOS 공정인 CMOS-5 (3단계 인터커넥트를 포함하는 0.5 μm 공정)로 제조되었다. 미쓰비시 전기는 자체 0.5 μm 3단계 금속 공정으로 M36066A를 제조했다.
알파 21068은 DEC칩 21068로 소개되었으며, 임베디드 시스템용으로 포지셔닝된 21066 버전이다. 21066과 동일했지만 전력 소비와 비용을 줄이기 위해 클록 속도가 낮았다. 샘플은 1993년 9월 10일에 출시되었으며, 대량 출하는 1994년 초에 이루어졌다. 66 MHz에서 작동했으며 최대 전력 소비는 9 W였다. 출시 당시 21068은 5,000개 단위로 개당 221달러에 책정되었다. 1994년 6월 6일, 디지털은 1994년 7월 3일부터 가격을 16% 인하하여 186달러로 책정한다고 발표했다.
알파 21068은 디지털의 AXPpci 33 마더보드와 AXPvme 64 및 64LC 단일 보드 컴퓨터에 사용되었다.
알파 21068A는 DEC칩 21068A로 소개되었으며, 임베디드 시스템용 알파 21066A의 변형이다. 100 MHz의 클록 주파수에서 작동했다.
알파 21064 칩셋
처음에는 21064 및 21064A를 위한 표준 칩셋이 없었다. 디지털의 컴퓨터는 마이크로프로세서를 시스템에 연결하기 위해 맞춤형 ASIC을 사용했다. 이는 알파 기반 제품을 개발하려는 타사 개발 비용을 높였기 때문에, 디지털은 원천 장비 제조업체 (OEM)를 위해 표준 칩셋인 DEC칩 21070 (Apecs)을 개발했다.
21070에는 두 가지 모델이 있었는데, DEC칩 21071과 DEC칩 21072였다. 21071은 워크스테이션용으로, 21072는 고급 워크스테이션 또는 저가형 단일 프로세서 시스템 서버용으로 고안되었다. 두 모델은 메모리 서브시스템 기능에서 차이가 있었다. 21071은 64비트 메모리 버스를 가지고 있으며 8 MB에서 2 GB의 패리티 보호 메모리를 지원하는 반면, 21072는 128비트 메모리 버스를 가지고 있으며 16 MB에서 4 GB의 ECC 보호 메모리를 지원한다.
알파 21064 칩셋
칩셋은 세 가지 칩 설계로 구성되었다: 코만치 B-캐시 및 메모리 컨트롤러, 디케이드 데이터 슬라이스, 그리고 에픽 PCI 컨트롤러. 디케이드 칩은 32비트 슬라이스로 데이터 경로를 구현했으며, 따라서 21071은 이러한 칩을 두 개, 21072는 네 개를 가지고 있었다. 에픽 칩은 디케이드 칩으로의 32비트 경로를 가지고 있다.
21070은 1994년 1월 10일에 출시되었으며, 샘플이 제공되었다. 대량 출하는 1994년 중반에 시작되었다. 5,000개 단위로 21071은 90달러, 21072는 120달러였다.
21070 사용자로는 카레라 컴퓨터즈(Carrera Computers)의 판테라 워크스테이션과 디지털의 일부 알파스테이션 모델 및 단일 프로세서 시스템 알파서버가 포함되었다.
알파 21064 각주
Digital Equipment Corporation (10 January 1994). "Digital Introduces PCI-Based System Logic Chipsets For Alpha AXP 21064 Microprocessors And Announces The Industry's First PCI To PCI Bridge Chip". Press release.
알파 21264
알파 21264(Alpha 21264)는 코드명 EV6로도 알려져 있으며, 디지털 이큅먼트 코퍼레이션이 개발하여 1998년 10월 19일에 출시한 RISC 마이크로프로세서이다. 21264는 알파 명령어 집합 (ISA)을 구현했다.
알파 21264 설명
알파 21264는 비순차적 명령어 처리와 투기적 실행을 지원하는 4-이슈 슈퍼스칼라 마이크로프로세서이다. 사이클당 최대 6개의 명령어를 실행할 수 있었고, 사이클당 4개의 명령어를 지속적으로 실행할 수 있었다. 7단계 명령어 파이프라인을 가지고 있다.
어떤 단계에서든 마이크로프로세서는 최대 80개의 명령어를 다양한 실행 단계에서 처리할 수 있었는데, 이는 당시 다른 마이크로프로세서를 능가하는 수준이었다.
디코딩된 명령어는 명령어 큐에 보관되며, 피연산자가 사용 가능해지면 발행된다. 정수 큐는 20개의 항목을, 부동소수점 큐는 15개의 항목을 포함했다. 각 큐는 파이프라인 수만큼의 명령어를 발행할 수 있었다.
Ebox는 정수, 로드 및 스토어 명령어를 실행한다. 두 개의 정수 장치, 두 개의 로드 스토어 장치, 두 개의 정수 레지스터 파일을 가지고 있다. 각 정수 레지스터 파일은 80개의 항목을 포함했는데, 그 중 32개는 아키텍처 레지스터, 40개는 이름 변경 레지스터, 8개는 PAL 섀도우 레지스터였다. 알파 아키텍처에서 R31은 0으로 하드와이어되어 읽기 전용이기 때문에 R31을 위한 항목은 없었다.
알파 21264 설명
각 레지스터 파일은 정수 장치와 로드 스토어 장치를 서비스했으며, 레지스터 파일과 두 장치는 "클러스터"라고 불린다. 두 클러스터는 U0와 U1로 지정되었다. 이 방식은 피연산자를 제공하고 결과를 받기 위해 필요한 쓰기 및 읽기 포트의 수를 줄여 레지스터 파일의 물리적 크기를 줄이고 마이크로프로세서가 더 높은 클록 주파수에서 작동할 수 있도록 했다. 따라서 레지스터 파일에 대한 쓰기는 동기화되어야 했고, 이는 완료하는 데 한 클록 사이클이 필요하여 성능에 1%의 부정적인 영향을 미쳤다. 동기화로 인한 성능 저하는 두 가지 방식으로 보상되었다. 첫째, 달성 가능한 더 높은 클록 주파수가 손실을 상쇄했다. 둘째, 명령어 발행을 담당하는 로직은 가능한 경우 다른 레지스터 파일에 있는 데이터에 의존하지 않는 명령어를 발행하여 레지스터 파일을 동기화해야 하는 상황을 피했다.
알파 21264 설명
두 클러스터는 두 가지 차이점을 제외하고는 거의 동일하다. U1은 7사이클 파이프라인 곱셈기를 가지고 있는 반면, U0는 멀티미디어를 위한 단일 명령어 다중 데이터(SIMD) 명령어를 정의하는 알파 아키텍처 확장인 MVI(Motion Video Instructions)를 실행하기 위한 3사이클 파이프라인을 가지고 있다.
로드 스토어 장치는 메모리 접근을 위한 가상 주소를 계산하는 데 사용되는 간단한 산술 논리 장치이다. 또한 간단한 산술 및 논리 명령어를 실행할 수 있다. 알파 21264 명령어 발행 로직은 이 기능을 활용하여 해당 장치가 사용 가능할 때(주소 산술을 수행하지 않을 때) 명령어를 발행했다.
따라서 Ebox는 U1과 U0에 균등하게 분할된 네 개의 64비트 가산기, 네 개의 논리 장치, 두 개의 배럴 시프터, 바이트 조작 로직, 두 세트의 조건 분기 로직을 가지고 있다.
알파 21264 설명
Fbox는 부동소수점 명령어 실행을 담당한다. 두 개의 부동소수점 파이프라인과 부동소수점 레지스터 파일로 구성된다. 파이프라인은 동일하지 않으며, 하나는 대부분의 명령어를 실행하고 다른 하나는 곱셈 명령어만 실행한다. 가산기 파이프라인에는 분할 장치와 제곱근 장치라는 두 개의 비파이프라인 장치가 연결되어 있다. 더하기, 곱하기 및 대부분의 다른 명령어는 4사이클 지연 시간을 가지며, 이중 정밀도 나누기는 16사이클 지연 시간, 이중 정밀도 제곱근은 33사이클 지연 시간을 가진다. 부동소수점 레지스터 파일은 72개의 항목을 포함하는데, 그 중 32개는 아키텍처 레지스터이고 40개는 이름 변경 레지스터이다.
알파 21264는 두 단계의 CPU 캐시를 가지고 있다. 주 캐시와 보조 캐시이다. 알파 21164의 레벨 3(L3, 또는 "피해자") 캐시는 대역폭 문제로 사용되지 않았다.
알파 21264 설명
주 캐시는 명령어와 데이터를 위한 별도의 캐시로 나뉘는데(수정된 하버드 아키텍처), 각각 I-캐시와 D-캐시이다. 두 캐시는 64KB 용량을 가진다. D-캐시는 클록 신호의 상승 에지와 하강 에지에서 모두 데이터를 전송하여 듀얼 포트 방식으로 작동한다. 이 듀얼 포트 방식은 모든 프로세서 사이클에서 캐시에 대한 읽기 또는 쓰기의 어떤 조합도 가능하게 했다. 또한 알파 21164처럼 캐시를 두 개로 복제하는 것을 피했다. 캐시를 복제하면 동일한 용량을 제공하기 위해 더 많은 트랜지스터가 필요하여 캐시 용량이 제한되고, 결과적으로 필요한 면적과 소비 전력이 증가했다.
B-캐시라고 불리는 보조 캐시는 1에서 16MB 용량의 외부 캐시이다. 마이크로프로세서에 의해 제어되며, 내부 클록 주파수의 2/3, 1/2, 1/3 또는 1/4로 작동하는 동기 정적 램 (SSRAM) 칩으로 구현되며, 500MHz에서 133~333MHz이다. B-캐시는 SSRAM과 동일한 클록 주파수 또는 더블 데이터 레이트 SSRAM을 사용하는 경우 클록 주파수의 두 배로 작동하는 전용 128비트 버스로 접근되었다. B-캐시는 직접 매핑 방식이다.
알파 21264 설명
분기 예측은 토너먼트 분기 예측 알고리즘에 의해 수행된다. 이 알고리즘은 디지털의 서부 연구소(WRL)의 스콧 맥파링(Scott McFarling)이 개발했으며 1993년 논문에서 설명되었다. 이 예측기는 알파 21264가 최소 7사이클의 분기 오예측 페널티를 가지기 때문에 사용되었다. 명령어 캐시의 2사이클 지연 시간과 명령어 큐 때문에 평균 분기 오예측 페널티는 11사이클이다. 이 알고리즘은 로컬 및 글로벌이라는 두 개의 이력 테이블을 유지하며, 분기 결과를 예측하는 데 사용되는 테이블은 선택 예측기(Choice predictor)에 의해 결정된다.
로컬 예측기는 개별 분기의 이력을 기록하는 2단계 테이블이다. 1,024개 항목의 10비트 분기 이력 테이블로 구성된다. 예측 정확도가 더 큰 단일 단계 테이블과 비슷하면서도 더 적은 비트의 저장 공간을 필요로 하기 때문에 2단계 테이블이 사용되었다. 1,024개 항목의 분기 예측 테이블을 가지고 있다. 각 항목은 3비트 포화 카운터이다. 카운터 값은 현재 분기가 분기될지(taken) 또는 분기되지 않을지(not taken)를 결정한다.
글로벌 예측기는 단일 단계의 4096개 항목 분기 이력 테이블이다. 각 항목은 2비트 포화 카운터이며, 이 카운터 값은 현재 분기가 분기될지 또는 분기되지 않을지를 결정한다.
선택 예측기는 특정 분기에 대해 어떤 예측기가 가장 좋은지 결정하기 위해 로컬 및 글로벌 예측기의 이력을 기록한다. 4,096개 항목의 분기 이력 테이블을 가지고 있다. 각 항목은 2비트 포화 카운터이다. 카운터 값은 로컬 예측기가 사용될지 글로벌 예측기가 사용될지를 결정한다.
외부 인터페이스는 양방향 64비트 더블 데이터 레이트 (DDR) 데이터 버스와 15비트 단방향 시간 다중화된 주소 및 제어 버스로 구성되었는데, 하나는 알파 21264에서 시작되는 신호용이고 다른 하나는 시스템에서 시작되는 신호용이었다. 디지털은 이 버스를 AMD에 라이선스했으며, 이후 AMD의 애슬론 마이크로프로세서에 사용되었고, 거기에서는 EV6 버스로 알려졌다.
알파 21264 메모리 주소 지정
알파 21264 CPU는 IPR 제어(VA_CTL 제어 레지스터 사용)하에 선택 가능한 48비트 또는 43비트 가상 주소(각각 256 TiB 또는 8 TiB 가상 주소 공간)를 지원한다. 알파 21264는 44비트 물리 주소(최대 16 TiB의 물리 메모리)를 지원한다. 이는 이전 알파 CPU(알파 21164의 43비트 가상 및 40비트 물리, 알파 21064의 43비트 가상 및 34비트 물리)보다 증가한 것이다.
알파 21264 제조
알파 21264는 1520만 개의 트랜지스터를 포함했다. 논리는 약 600만 개의 트랜지스터로 구성되었으며, 나머지는 캐시와 분기 이력 테이블에 포함되었다. 다이 크기는 16.7mm x 18.8mm (313.96mm²)였다. 6단계 상호 연결을 가진 0.35 μm 상보성 금속 산화물 반도체 (CMOS) 공정으로 제조되었다.
알파 21264 패키징
알파 21264는 587핀 세라믹 인터스티셜 핀 그리드 배열 (IPGA)로 패키징되었다.
알파 프로세서 주식회사(Alpha Processor, Inc.)는 나중에 B-캐시와 전압 레귤레이터가 있는 인쇄 회로 기판에 마이크로프로세서가 장착된 슬롯 B 패키지로 알파 21264를 판매했다. 이 설계는 인텔과 AMD의 슬롯 기반 마이크로프로세서의 성공을 활용하기 위한 것이었다. 슬롯 B는 원래 AMD의 애슬론에도 사용될 예정이었으므로, API는 더 넓은 시장 점유율을 확보하기 위해 알파 21264의 비용을 절감하기 위해 슬롯 B용 재료를 상품 가격으로 얻을 수 있었다. AMD가 슬롯 기반 애슬론에 슬롯 A를 사용하기로 결정하면서 이는 실현되지 않았다.
알파 21264 파생 제품
알파 21264A는 코드명 EV67으로, 1999년 말에 출시된 알파 21264의 축소판이었다. 600, 667, 700, 733, 750, 833MHz의 6가지 버전이 있었다. EV67은 팝카운트를 수행하는 명령어로 명령어 집합을 확장한 카운트 확장(CIX)을 구현한 최초의 알파 마이크로프로세서였다. 삼성전자에서 0.25 μm 트랜지스터와 0.35 μm 금속층을 가진 0.25 μm CMOS 공정으로 제조되었다. 다이 면적은 210mm²였다. EV68은 2.0V 전원 공급 장치를 사용했다. 600MHz에서 최대 73W, 667MHz에서 80W, 700MHz에서 85W, 733MHz에서 88W, 750MHz에서 90W를 소비했다.
알파 21264B는 클록 주파수 증가를 위한 추가 개발품이다. IBM이 제조한 코드명 EV68C 모델과 삼성이 제조한 코드명 EV68A 모델 두 가지가 있었다.
알파 21264 파생 제품
EV68A는 알루미늄 인터커넥트를 가진 0.18 μm CMOS 공정으로 제조되었다. 다이 크기는 125 mm²로, 알파 21264A보다 3분의 1 작았고, 1.7 V 전원 공급 장치를 사용했다. 2001년에 750, 833, 875, 940 MHz의 클록 주파수로 대량 공급되었다. EV68A는 750 MHz에서 최대 60 W, 833 MHz에서 67 W, 875 MHz에서 70 W, 940 MHz에서 75 W를 소비했다.
EV68C는 구리 인터커넥트를 가진 0.18 μm CMOS 공정으로 제조되었다. 2000년 초에 샘플링되었으며, 최대 클록 주파수 1.25 GHz를 달성했다.
1998년 9월, 삼성은 0.18 μm 완전 공핍형 실리콘 온 인슐레이터 (SOI) 공정과 구리 인터커넥트를 사용하여 1.5 GHz 클록 주파수를 달성할 수 있는 알파 21264B의 변형을 제조할 것이라고 발표했다. 이 버전은 실현되지 않았다.
알파 21264 파생 제품
알파 21264C는 코드명 EV68CB로, 알파 21264의 파생 제품이었다. 1.0, 1.25, 1.33 GHz의 클록 주파수로 제공되었다. EV68CB는 1550만 개의 트랜지스터를 포함하고 120 mm² 크기였다. IBM이 0.18 μm CMOS 공정과 7단계 구리 인터커넥트 및 저유전율 유전체를 사용하여 제조했다. 49.53 x 49.53 mm 크기의 675패드 플립 칩 세라믹 랜드 그리드 배열 (CLGA)로 패키징되었다. EV68CB는 1.7 V 전원 공급 장치를 사용했으며, 1.0 GHz에서 최대 64 W, 1.25 GHz에서 75 W, 1.33 GHz에서 80 W를 소비했다.
알파 21264D는 코드명 EV68CD로, IBM이 제조한 더 빠른 파생 제품이다.
알파 21264E는 코드명 EV68E로, 삼성에서 개발 중이었으나 취소된 파생 제품이다. 2000년 10월 10일 마이크로프로세서 포럼 2000에서 처음 발표되었으며, 2001년 중반경에 출시될 예정이었다. 개선 사항으로는 1.25 GHz의 더 높은 작동 주파수와 온다이 1.85 MB 보조 캐시 추가가 있었다. 구리 인터커넥트를 가진 0.18 마이크로미터 CMOS 공정으로 제조될 예정이었다.
알파 21264 칩셋
디지털과 AMD는 모두 알파 21264용 칩셋을 개발했다.
디지털의 21272는 츠나미(Tsunami)로도 알려져 있으며, 21274는 타이푼(Typhoon)으로도 알려져 있으며, 알파 21264용 최초의 칩셋이었다. 21272 칩셋은 1-2방향 멀티프로세싱과 최대 8GB 메모리를 지원했으며, 21274는 1, 2, 3, 4방향 멀티프로세싱, 최대 64GB 메모리를 지원했고, 둘 다 하나 또는 두 개의 64비트 33MHz PCI 버스를 지원했다. 128-512비트 메모리 버스는 83MHz로 작동하여 최대 5,312MB/s의 대역폭을 제공했다. 이 칩셋은 100MHz 레지스터드 ECC SDRAM을 지원했다.
이 칩셋은 C-칩, D-칩, P-칩의 세 가지 장치로 구성되었다. 칩셋을 구성하는 장치의 수는 칩셋 구성에 따라 달라졌다. C-칩은 메모리 컨트롤러를 포함하는 제어 칩이다. 마이크로프로세서당 하나의 C-칩이 필요했다.
P-칩은 33MHz PCI 버스를 구현하는 PCI 컨트롤러이다. 21272는 하나 또는 두 개의 P-칩을 가질 수 있었다.
알파 21264 칩셋
D-칩은 DRAM 컨트롤러로, CPU와 P-칩 간의 접근을 구현한다. 21272는 두 개 또는 네 개의 D-칩을 가질 수 있었고, 21274는 두 개, 네 개 또는 여덟 개의 D-칩을 가질 수 있었다.
21272와 21274는 디지털, 컴팩, 휴렛팩커드에서 보급형부터 중급형 AlphaServer와 모든 AlphaStation 모델에 광범위하게 사용되었다. 또한 알파 프로세서 주식회사(나중에 API 넷웍스(API NetWorks)로 알려짐)의 UP2000+ 마더보드와 같은 타사 제품에도 사용되었다.
AMD는 두 개의 알파 21264 호환 칩셋인 아이언게이트(Irongate) (AMD-751로도 알려짐)와 그 후속작인 아이언게이트-2(Irongate-2) (AMD-761로도 알려짐)를 개발했다. 이 칩셋은 애슬론 마이크로프로세서용으로 개발되었지만, AMD가 디지털로부터 알파에 사용된 EV6 버스를 라이선스했기 때문에, 애슬론과 알파 21264는 버스 프로토콜 측면에서 호환되었다. 아이언게이트는 삼성에서 UP1000 및 UP1100 마더보드에 사용되었다. 아이언게이트-2는 삼성에서 UP1500 마더보드에 사용되었다.
알파 21264 각주
Kessler, R. E.; McLellan, E. J. and Webb, D. A. (1998) "The Alpha 21264 Microprocessor Architecture". Proceedings of the International Conference on Computer Design: VLSI in Computers and Processors. pp. 90–95.
Matson, M. 외 "Circuit Implementation of a 600MHz Superscalar RISC Microprocessor". Proceedings of the International Conference on Computer Design: VLSI in Computers and Processors. pp. 104–110.
PA-8000
PA-8000(PCX-U), 코드명 오닉스(Onyx)는 휴렛 팩커드(HP)가 개발하고 제작한 마이크로프로세서로, PA-RISC 2.0 명령어 집합(ISA)을 구현했다. 이전 PA-RISC 마이크로프로세서에서 파생된 회로 없이 완전히 새로운 설계였다. PA-8000은 1995년 11월 2일 Precision RISC Organization(PRO) 회원들에게 배송이 시작되면서 출시되었다. PRO 회원들만 독점적으로 사용했으며 상업 시장에서는 판매되지 않았다. 이후의 모든 PA-8x00 프로세서(PA-8200부터 PA-8900까지, 아래에서 더 자세히 설명)는 기본 PA-8000 프로세서 코어를 기반으로 한다.
PA-8000은 다음 기업에서 사용되었다.