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반도체 제조 역사
200mm 직경 웨이퍼는 1990년에 처음 사용되었으며 2000년에 300mm 직경 웨이퍼가 도입될 때까지 표준으로 사용되었다. 브릿지 도구는 150mm 웨이퍼에서 200mm 웨이퍼로의 전환 및 200mm에서 300mm 웨이퍼로의 전환에 사용되었다. 반도체 산업은 칩에 대한 수요 증가에 대처하기 위해 더 큰 웨이퍼를 채택했으며, 더 큰 웨이퍼는 웨이퍼당 더 많은 표면적을 제공한다. 시간이 지남에 따라 산업은 FOUP 도입을 가져온 300mm 웨이퍼로 전환했지만, 아날로그 IC, RF 칩, 전력 IC, BCDMOS 및 MEMS 장치와 같이 고급이 아닌 많은 제품은 여전히 200mm 웨이퍼로 생산된다.
반도체 제조 역사
클리닝, 이온 주입, 에칭, 어닐링 및 산화와 같은 일부 공정은 결과의 재현성을 향상시키기 위해 배치 웨이퍼 처리 대신 단일 웨이퍼 처리를 채택하기 시작했다. MEMS 제조에서도 유사한 추세가 존재했다. 1998년 어플라이드 머티어리얼즈는 웨이퍼를 처리하기 위해 챔버가 쌍으로 그룹화되고 공통 진공 및 공급 라인을 공유하지만 그렇지 않으면 격리된 클러스터 도구인 Producer를 도입했다. 이는 격리된 챔버 설계로 인해 품질을 희생하지 않고 다른 클러스터 도구보다 높은 생산성을 제공했기 때문에 당시로서는 혁명적이었다.
반도체 제조 역사
오늘날 반도체 산업은 글로벌 사업이다. 선도적인 반도체 제조업체들은 일반적으로 전 세계에 시설을 보유하고 있다. 세계 최대 반도체 제조업체인 삼성전자는 한국과 미국에 시설을 보유하고 있다. 두 번째로 큰 제조업체인 인텔은 미국뿐만 아니라 유럽과 아시아에도 시설을 보유하고 있다. 세계 최대 순수 파운드리인 TSMC는 대만, 중국, 싱가포르 및 미국에 시설을 보유하고 있다. 퀄컴과 브로드컴은 팹리스 반도체 회사 중 가장 큰 회사로, TSMC와 같은 회사에 생산을 위탁한다. 또한 그들은 여러 나라에 시설을 분산 배치하고 있다. 반도체 장치의 평균 활용도가 증가함에 따라 내구성이 문제가 되었고, 제조업체들은 장치가 설계된 시장에 따라 충분한 기간 동안 지속될 수 있도록 장치를 설계하기 시작했다. 이는 특히 10 nm 노드에서 문제가 되었다.
반도체 제조 역사
SOI 기술은 2001년 이후 생산된 AMD의 130 nm, 90 nm, 65 nm, 45 nm 및 32 nm 단일, 이중, 쿼드, 6 및 8 코어 프로세서에 사용되었다. 2001년 200mm에서 300mm 웨이퍼로 전환하는 동안, 200mm 및 300mm 웨이퍼를 모두 처리할 수 있는 많은 브릿지 도구가 사용되었다. 당시에는 18개의 회사가 최첨단 130nm 공정으로 칩을 제조할 수 있었다.
2006년에는 450mm 웨이퍼가 2012년에 채택될 것으로 예상되었고, 675mm 웨이퍼는 2021년까지 사용될 것으로 예상되었다.
반도체 제조 역사
2009년 이후 "노드"는 게이트 길이, 금속 피치 또는 게이트 피치와 관계없이 새로운 세대의 공정 기술을 나타내는 마케팅용 상업적 이름이 되었다. 예를 들어, 글로벌파운드리스의 7 nm 공정은 인텔의 10 nm 공정과 유사하여, 공정 노드에 대한 전통적인 개념이 모호해졌다. 또한 TSMC와 삼성전자의 10 nm 공정은 인텔의 14 nm 공정보다 트랜지스터 밀도 면에서 약간 더 높을 뿐이다. 이들은 실제로 인텔의 10 nm 공정보다 인텔의 14 nm 공정에 훨씬 더 가깝다 (예: 삼성의 10 nm 공정의 핀 피치는 인텔의 14 nm 공정과 동일하게 42 nm이다). 인텔은 10 nm 공정의 이름을 7 nm 공정으로 포지셔닝하기 위해 변경했다. 트랜지스터가 작아질수록 트랜지스터의 자가 발열과 같은 새로운 효과가 설계 결정에 영향을 미치기 시작하며, 16nm 노드 이후로는 전자 이동과 같은 다른 효과가 더욱 명확해졌다.
2011년 인텔은 핀펫을 시연했다. 이 핀펫은 게이트가 채널을 3면으로 둘러싸고 있어, 22nm 노드에서 평면 트랜지스터에 비해 에너지 효율성과 게이트 지연을 증가시키고 성능을 향상시킨다. 이는 채널로 한 면만 사용하는 평면 트랜지스터가 단채널 효과로 인해 성능이 저하되기 시작했기 때문이다. SuVolta라는 신생 기업은 65 nm 노드에서 매우 가볍게 도핑된 평면 트랜지스터를 사용하는 Deeply Depleted Channel (DDC)이라는 기술을 개발하여 FinFET 트랜지스터와 경쟁했다.
2018년까지 핀펫의 궁극적인 대체재로 여러 트랜지스터 아키텍처가 제안되었으며, 대부분은 GAAFET 개념을 기반으로 했다. 수평 및 수직 나노와이어, 수평 나노시트 트랜지스터 (삼성전자 MBCFET, 인텔 나노리본), 수직 FET(VFET) 및 기타 수직 트랜지스터, 상보형 FET(CFET), 스택형 FET, 수직 TFET, III-V 반도체 재료를 사용한 FinFET(III-V FinFET), 나노링, 육각형 와이어, 사각형 와이어, 원형 와이어 게이트-올-어라운드 트랜지스터와 같은 여러 종류의 수평 게이트-올-어라운드 트랜지스터 및 근본적으로 다른 재료를 사용하는 음의 정전용량 FET(NC-FET)가 있다. FD-SOI는 FinFET의 잠재적인 저비용 대안으로 여겨졌다.
2019년 현재, 인텔, UMC, TSMC, 삼성전자, 마이크론, SK하이닉스, 도시바 메모리 및 글로벌파운드리스에 의해 14 nm 공정 및 10 nm 공정 칩이 대량 생산되고 있으며, TSMC와 삼성전자에 의해 7 nm 공정 칩이 대량 생산되고 있지만, 이들의 7 nm 노드 정의는 인텔의 10 nm 공정과 유사하다. 5 nm 공정은 2018년에 삼성에 의해 생산되기 시작했다. 2019년 현재, 가장 높은 트랜지스터 밀도를 가진 노드는 TSMC의 5 나노미터 N5 노드이며, 제곱 밀리미터당 1억 7천 130만 개의 트랜지스터 밀도를 가진다. 2019년에 삼성전자와 TSMC는 3 nm 공정 노드를 생산할 계획을 발표했다. 글로벌파운드리스는 12 나노미터 이후의 새로운 노드 개발을 중단하기로 결정했는데, 이는 12 nm 이하 주문을 처리할 새로운 팹을 건설하는 것이 회사의 재정적 능력을 넘어선다고 판단했기 때문이다.
2020년부터 2023년까지 전 세계적인 칩 부족 사태가 있었다. 코로나19 팬데믹으로 인한 이 부족 기간 동안 많은 반도체 제조업체는 직원들이 회사 부지를 떠나는 것을 금지했다. 많은 국가들이 새로운 제조 공장 또는 팹 건설을 위해 반도체 회사에 보조금을 지급했다. 많은 회사들이 위조 칩의 영향을 받았다. 반도체는 세계 경제와 일부 국가의 국가 안보에 필수적인 요소가 되었다. 미국은 TSMC에 중국 회사인 화웨이를 위한 반도체를 생산하지 말라고 요청했다. NMOS 및 PMOS 트랜지스터를 서로 위에 쌓는 CFET 트랜지스터가 연구되었다. 이러한 트랜지스터를 구축하기 위해 두 가지 접근 방식이 평가되었다. 단일 공정으로 두 가지 유형의 트랜지스터를 모두 구축하는 모놀리식 접근 방식과 두 가지 유형의 트랜지스터를 별도로 구축한 다음 쌓는 순차적 접근 방식이다.
반도체 제조 단계 목록
다음은 현대 전자 장치를 제작하는 동안 여러 번 사용되는 가공 기술 목록이다. 이 목록은 특정 순서를 의미하지 않으며, 모든 기술이 제조 중에 사용되는 것을 의미하지도 않는다. 실제로 순서와 적용되는 기술은 종종 파운드리의 공정 제공 또는 통합 장비 제조 회사(IDM) 자체 제품에 따라 다르며, 반도체 장치에 모든 기술이 필요하지 않을 수 있다. 이러한 공정을 수행하기 위한 장비는 소수의 회사에서 제작한다. 반도체 제조 공장이 가동되기 전에 모든 장비를 테스트해야 한다. 이 공정들은 집적 회로 설계 후에 이루어진다. 반도체 팹은 24시간 연중무휴로 작동하며 많은 팹은 주로 칩 세척을 위해 많은 양의 물을 사용한다.
반도체 제조 단계 목록
웨이퍼 가공 (프론트 엔드라고도 함)
습식 세정
아세톤, 트라이클로로에틸렌 또는 초순수와 같은 용매로 웨이퍼를 회전시키면서 세정
피라냐 용액
RCA 세정
웨이퍼 스크러빙
스핀 클리닝
제트 스프레이 클리닝
극저온 에어로졸
메가소닉
침지 배치 클리닝
부동태화
포토리소그래피
포토레지스트 코팅 (종종 액체 형태로, 전체 웨이퍼에)
포토레지스트 베이킹 (오븐에서 고체화)
에지 비드 제거
노광 (포토리소그래피 스테퍼, 스캐너 또는 마스크 얼라이너에서)
후노광 베이킹 (PEB)은 포토레지스트의 내구성을 향상시킨다.
현상 (액체 현상액을 사용하여 레지스트의 일부를 제거하여 이온 주입, 층 증착, 식각 등을 위해 웨이퍼의 일부만 노출된 상태로 남겨둠)
하드마스크 생성
이온 주입 ( 도펀트가 웨이퍼에 삽입되어 전도도가 증가하거나 감소하는 영역을 생성함)
에칭 (미세가공)
건식 식각 (플라즈마 식각)
반응성 이온 에칭 (RIE)
심층 반응성 이온 에칭 (DRIE)
원자층 식각 (ALE)
플라즈마 ALE
열 ALE
습식 식각
완충 산화물 에칭
화학기상증착 (CVD)
금속유기화학기상증착 (MOCVD), LED에 사용됨
원자층 증착 (ALD)
물리기상증착 (PVD)
스퍼터링
증발
반도체 제조 단계 목록
에피택시
분자빔 에피택시 (MBE)
이온 빔 증착
플라즈마 애싱 (완전한 포토레지스트 제거/포토레지스트 스트리핑용, 건식 스트립이라고도 함, 역사적으로는 레지스트 스트리퍼라는 화학 용매로 수행됨, 웨이퍼가 다른 포토리소그래피 라운드를 거칠 수 있도록 함)
열처리
고속 열처리 (RTP), 급속 열 어닐링
밀리초 열처리, 밀리초 어닐링, 밀리초 처리, 플래시 램프 어닐링 (FLA)
레이저 어닐링
퍼니스 어닐링
열 산화
LOCOS
레이저 리프트오프 (LED 생산용)
전기화학 증착 (ECD). 전기도금 참조.
화학기계적 연마 (CMP)
웨이퍼 테스트 ( 자동 시험 장비를 사용하여 전기적 성능을 검증하고, 이 단계에서 분류 및 레이저 트리밍도 수행될 수 있음)
반도체 제조 단계 목록
다이 준비
실리콘 관통 전극 제조 (3차원 집적 회로용)
웨이퍼 마운팅 ( 다이싱 테이프를 사용하여 웨이퍼를 금속 프레임에 마운트함)
웨이퍼 백그라인딩 및 연마 ( 스마트카드 또는 PCMCIA 카드와 같은 얇은 장치 또는 웨이퍼 본딩 및 스태킹을 위해 웨이퍼 두께를 줄임. 이는 웨이퍼 다이싱 중에도 발생할 수 있으며, 이 공정은 Dice Before Grind 또는 DBG라고 함)
웨이퍼 본딩 및 스태킹 (3차원 집적 회로 및 MEMS용)
재배선층 제조 ( WLCSP 패키지용)
웨이퍼 범핑 ( 플립칩 BGA (볼 그리드 배열) 및 WLCSP 패키지용)
다이 절단 또는 웨이퍼 다이싱
집적 회로 패키징
다이 부착 (전도성 페이스트 또는 다이 부착 필름을 사용하여 다이를 리드프레임에 부착함.)
IC 본딩: 와이어 본딩, 열초음파 본딩, 플립칩 또는 테이프 자동 본딩 (TAB)
IC 캡슐화 또는 통합 열 확산기 (IHS) 설치
몰딩 (열팽창 제어를 위해 유리 분말을 충전제로 포함할 수 있는 특수 플라스틱 몰딩 컴파운드를 사용)
베이킹
전기도금 (납땜을 쉽게 하기 위해 리드 프레임의 구리 리드를 주석으로 도금함)
레이저 마킹 또는 실크스크린 프린팅
트림 및 성형 (리드프레임을 서로 분리하고, 리드프레임의 핀을 인쇄 회로 기판에 장착할 수 있도록 구부림)
또한 라이트 에치와 같은 단계도 수행될 수 있다.
반도체 제조 오염 및 결함 방지
특징 너비가 약 10 마이크로미터보다 훨씬 컸을 때, 반도체 순도는 오늘날 장치 제조에서만큼 큰 문제는 아니었다. 1960년대에는 작업자들이 일상복을 입고 반도체 장치를 작업할 수 있었다. 장치가 더욱 통합될수록 청정실은 더욱 깨끗해져야 한다. 오늘날 제조 공장은 가장 작은 입자도 제거하기 위해 여과된 공기로 여압되어 있는데, 이러한 입자는 웨이퍼 위에 떨어져 결함의 원인이 될 수 있기 때문이다. 반도체 청정실의 천장에는 팬 필터 유닛(FFU)이 일정한 간격으로 설치되어 청정실의 공기를 끊임없이 교체하고 여과한다. 반도체 자본 장비는 또한 장비의 EFEM 내에서 공기를 정화하기 위한 자체 FFU를 가질 수 있으며, 이는 장비가 FOUP에 웨이퍼를 받을 수 있도록 한다. FFU는 그릴이 있는 높은 바닥과 결합되어 층류 공기 흐름을 보장하여 입자가 난류로 인해 공중에 떠 있지 않고 즉시 바닥으로 내려가도록 돕는다. 반도체 제조 시설의 작업자들은 인간의 오염으로부터 장치를 보호하기 위해 청정실 슈트를 착용해야 한다. 수율을 높이기 위해 FOUP 및 반도체 자본 장비는 ISO 1등급 먼지 수준의 미니 환경을 가질 수 있으며, FOUP는 더 깨끗한 미세 환경을 가질 수 있다. FOUP 및 SMIF 포드는 웨이퍼를 청정실의 공기로부터 격리하여 먼지 입자로 인한 결함 수를 줄여 수율을 높인다. 또한 팹은 청정실 환경을 유지하기 쉽게 하기 위해 청정실에 가능한 한 적은 수의 사람을 배치한다. 왜냐하면 사람들은 청정실 슈트를 입고 있어도 특히 걸을 때 많은 양의 입자를 흘리기 때문이다.
반도체 제조 웨이퍼
일반적인 웨이퍼는 극도로 순수한 실리콘으로 만들어지며, 초크랄스키 공법을 사용하여 직경 300 mm (약 12인치 미만)의 주괴 형태의 단결정 실리콘 실린더로 결정 성장된다. 이 주괴는 약 0.75 mm 두께의 웨이퍼로 절단되고 매우 규칙적이고 평평한 표면을 얻기 위해 연마된다. 생산 공정 중 웨이퍼는 종종 로트(lot)로 그룹화되며, 이는 웨이퍼 캐리어인 FOUP, SMIF 또는 웨이퍼 카세트로 대표된다. FOUP 및 SMIF는 자동화된 OHT(Overhead Hoist Transport) AMHS(Automated Material Handling System)를 통해 팹 내에서 기계와 장비 사이로 운반될 수 있다. SMIF 및 FOUP 외에, 웨이퍼 카세트는 웨이퍼 박스 또는 웨이퍼 운반 박스에 보관될 수 있다.
반도체 제조 가공
반도체 소자 제조에서 다양한 가공 단계는 증착, 제거, 패터닝 및 전기적 특성 수정의 네 가지 일반적인 범주로 나뉜다.
증착은 재료를 웨이퍼 위에 성장시키거나 코팅하거나 다른 방법으로 옮기는 모든 공정이다. 사용 가능한 기술로는 물리기상증착(PVD), 화학기상증착(CVD), 전기화학 증착(ECD), 분자빔 에피택시(MBE) 및 최근에는 원자층 증착(ALD) 등이 있다. 증착은 산화물 층 형성, 즉 열 산화 또는 더 구체적으로 LOCOS를 포함한다고 이해할 수 있다.
반도체 제조 가공
패터닝은 증착된 재료의 모양을 만들거나 변경하는 것으로, 일반적으로 포토리소그래피라고 한다. 예를 들어, 재래식 리소그래피에서는 웨이퍼에 포토레지스트라는 화학 물질을 코팅한다. 그런 다음 얼라이너 또는 스테퍼라는 기계가 단파장 빛을 사용하여 웨이퍼에 포토마스크 이미지를 초점화한다. 노출된 영역("양성" 레지스트의 경우)은 현상액 용액으로 씻겨 나간다. 그런 다음 웨이퍼는 식각 과정을 거쳐 마스크로 보호되지 않은 재료가 제거된다. 제거 또는 다른 처리 후, 잔류 포토레지스트는 "건식" 스트리핑/플라즈마 애싱/레지스트 애싱 또는 "습식" 레지스트 스트리퍼 화학 물질로 제거된다. 습식 식각은 1960년대와 1970년대에 널리 사용되었지만, 10 마이크론에서 3 마이크론 노드부터는 건식 식각/플라즈마 식각으로 대체되었다. 이는 습식 식각이 언더컷(패턴이 있는 마스크 층 또는 레지스트 층 아래를 식각)을 생성하기 때문이다. 건식 식각은 지배적인 식각 기술이 되었다.
반도체 제조 가공
전기적 특성 수정은 역사적으로 트랜지스터 소스와 드레인 및 폴리실리콘을 도핑하는 것을 포함했다. 도핑은 반도체 재료의 원자 구조에 불순물을 도입하여 전기적 특성을 수정하는 것으로 구성된다. 처음에는 도펀트를 포함하는 가스와 함께 900-1200°C의 용광로에서 열 확산이 웨이퍼 도핑에 사용되었으며 이온 주입은 별도의 용광로가 여전히 필요했기 때문에 저항이 있었지만, 1970년대에 이온 주입이 궁극적으로 우세하게 되었다. 이는 칩 제조 중 결과의 재현성을 더 잘 제공하기 때문이다. 그러나 확산은 실리콘 태양 전지 제조에 여전히 사용된다. 이온 주입은 반도체 장치가 이종 원자에 대해 높은 감도를 가지므로 이온 주입이 많은 수의 원자를 증착하지 않기 때문에 실용적이다. 이온 주입을 통한 도핑 공정 후에는 퍼니스 어닐링 또는 고급 장치에서는 도펀트를 활성화하기 위해 급속 열 어닐링(RTA)이 이어진다. 어닐링은 처음에는 500~700°C에서 수행되었지만, 나중에는 900~1100°C로 증가했다. 이온 주입 장치는 한 번에 하나의 웨이퍼를 처리하거나, 회전하는 디스크에 최대 17개까지 여러 개의 웨이퍼를 장착하여 처리할 수 있다.
반도체 제조 가공
이제 전기적 특성 수정은 UV 처리(UVP)에서 자외선 노출을 통해 저유전율 절연체의 재료의 유전율 감소로도 확장된다. 수정은 종종 산화를 통해 이루어지며, 이는 금속 산화물 전계 효과 트랜지스터를 제조하기 위한 실리콘의 국부 산화와 같은 반도체-절연체 접합을 생성하는 데 사용될 수 있다. 최신 칩은 300개 이상의 순차적인 처리 단계에서 생성된 11개 이상의 금속 레벨을 가질 수 있다.
반도체 제조에서의 레시피는 제조 중 특정 기계가 특정 처리 단계에서 웨이퍼를 처리할 조건을 나열한 것이다. 공정 가변성은 반도체 처리에서 웨이퍼가 균일하게 처리되지 않거나 웨이퍼 표면 전체에서 수행되는 공정의 품질 또는 효율성이 균일하지 않은 경우에 발생하는 문제이다.
반도체 제조 가공
웨이퍼 가공은 FEOL과 BEOL 단계로 나뉜다. FEOL 가공은 규소에 직접 트랜지스터를 형성하는 것을 의미한다. 원시 웨이퍼는 에피택시를 통해 초고순도, 사실상 결함 없는 실리콘 층을 성장시켜 엔지니어링된다. 가장 진보된 로직 소자에서는 실리콘 에피택시 단계 이전에, 구축될 트랜지스터의 성능을 향상시키기 위한 기법이 수행된다. 한 가지 방법은 실리콘-게르마늄(SiGe)과 같은 실리콘 변종을 증착하는 스트레인 단계가 포함된다. 에피택셜 실리콘이 증착되면 결정 격자가 다소 늘어나 전자 이동성이 향상된다. 실리콘 온 인슐레이터 기술이라고 불리는 또 다른 방법은 원시 실리콘 웨이퍼와 후속 실리콘 에피택시의 얇은 층 사이에 절연층을 삽입하는 것을 포함한다. 이 방법은 기생 효과가 감소된 트랜지스터 생성을 초래한다. 반도체 장비에는 증착 및 식각과 같은 공정에서 웨이퍼를 처리하는 여러 챔버가 있을 수 있다. 많은 장비는 공정 제어를 향상시키기 위해 이러한 챔버 사이에서 내부 질소 또는 진공 환경에서 웨이퍼를 처리한다. 화학 용액이 담긴 탱크가 있는 습식 벤치는 역사적으로 웨이퍼 세척 및 식각에 사용되었다.
반도체 제조 가공
90nm 노드에서 트랜지스터에 실리콘-게르마늄 영역을 도입하여 PMOS 트랜지스터의 드라이브 전류를 향상시키기 위해 스트레인 엔지니어링으로 제작된 트랜지스터 채널이 도입되었다. 동일한 작업이 20nm 노드에서 NMOS 트랜지스터에서도 수행되었다.
반도체 제조 가공
2007년 인텔은 45nm 노드에서 HKMG(고유전율/금속 게이트) 트랜지스터를 도입했는데, 이는 1970년대에 금속 게이트(알루미늄 게이트) 기술을 대체했던 폴리실리콘 게이트를 대체했다. 하프늄 산화물(HfO2)과 같은 고유전율 유전체는 트랜지스터의 대량 누설 전류를 방지하면서 트랜지스터의 지속적인 스케일링 또는 축소를 가능하게 하기 위해 실리콘 산화질화물(SiON)을 대체했다. 그러나 HfO2는 폴리실리콘 게이트와 호환되지 않으므로 금속 게이트를 사용해야 한다. 생산에는 게이트-퍼스트(gate-first)와 게이트-라스트(gate-last)의 두 가지 접근 방식이 사용되었다. 게이트-퍼스트는 고유전율 유전체와 PMOS 또는 NMOS 트랜지스터에 따라 일함수가 달라지는 탄탈륨 질화물과 같은 게이트 금속 증착, 폴리실리콘 증착, 게이트 라인 패터닝, 소스 및 드레인 이온 주입, 도펀트 어닐링, 폴리실리콘 및 소스/드레인 실리콘화를 포함한다. DRAM 메모리에서 이 기술은 2015년에 처음 채택되었다.
반도체 제조 가공
게이트-라스트는 먼저 고유전율 유전체를 증착하고, 더미 게이트를 생성하며, 이온 증착 및 도펀트 어닐링을 통해 소스 및 드레인을 제조하고, "층간 유전체(ILD)"를 증착한 다음 연마하고, 더미 게이트를 제거하여 트랜지스터가 NMOS인지 PMOS인지에 따라 일함수가 달라지는 금속으로 대체하여 금속 게이트를 생성하는 것으로 구성되었다. 세 번째 공정인 전체 실리콘화(FUSI)는 제조 문제로 인해 추진되지 않았다. 게이트-퍼스트는 22nm/20nm 노드에서 지배적이 되었다. HKMG는 평면 트랜지스터에서 핀펫 및 나노시트 트랜지스터에 사용하도록 확장되었다. 하프늄 산화질화물도 하프늄 산화물 대신 사용될 수 있다.
반도체 제조 가공
16nm/14nm 노드부터는 원자층 식각(ALE)이 다른 식각 방법보다 높은 정밀도를 제공하기 때문에 식각에 점점 더 많이 사용되고 있다. 생산에서는 플라즈마 ALE가 일반적으로 사용되는데, 이는 재료를 단방향으로 제거하여 수직 벽을 가진 구조를 생성한다. 열 ALE는 모든 방향으로 동시에 재료를 등방성으로 제거하는 데 사용될 수도 있지만, 수직 벽을 생성할 수는 없다. 플라즈마 ALE는 처음에 트랜지스터의 접촉부를 식각하는 데 채택되었으며, 7nm 노드 이후에는 트랜지스터 구조를 식각하여 생성하는 데도 사용된다.
프론트 엔드 표면 공정 후에는 게이트 유전체(전통적으로 이산화 규소) 성장, 게이트 패터닝, 소스 및 드레인 영역 패터닝, 그리고 원하는 상보적 전기적 특성을 얻기 위한 도펀트의 이식 또는 확산이 이어진다. 동적 램(DRAM) 장치에서는 저장 축전기도 이 시점에 제조되며, 일반적으로 접근 트랜지스터 위에 쌓여 있다 (현재는 없어진 DRAM 제조업체 키몬다는 이 축전기를 실리콘 표면에 깊이 식각된 트렌치로 구현했다).
반도체 제조 가공
다양한 반도체 소자들이 생성되면, 원하는 전기 회로를 형성하기 위해 상호 연결되어야 한다. 이는 BEOL(백 엔드 오브 칩 제조, 즉 패키징 및 테스트 단계와 혼동하지 말 것)이라고 통칭되는 일련의 웨이퍼 처리 단계에서 발생한다. BEOL 처리에는 유전체 층으로 절연된 금속 상호 연결 와이어를 생성하는 것이 포함된다. 절연 재료는 전통적으로 SiO2 또는 실리케이트 유리 형태였지만, 새로운 저유전율 유전체 재료(저유전율 유전체라고도 함)가 사용되고 있으며(예: 실리콘 옥시카바이드), 일반적으로 유전율이 약 2.7(SiO2의 3.82와 비교)이지만, 2.2만큼 낮은 유전율을 가진 재료도 칩 제조업체에 제공되고 있다.
BEoL은 1995년 350nm 및 250nm 노드(0.35 및 0.25 마이크론 노드)에서 사용되기 시작했으며, 동시에 화학적 기계적 연마가 사용되기 시작했다. 당시에는 상호 연결을 위한 2개의 금속층(금속화라고도 함)이 최첨단이었다.
22nm 노드부터 일부 제조업체는 트랜지스터를 BEoL 공정에서 만들어진 나머지 상호 연결에 연결하는 MOL(중간선)이라는 새로운 공정을 추가했다. MOL은 종종 텅스텐을 기반으로 하며 상위 및 하위 층을 가진다. 하위 층은 트랜지스터의 접합부를 연결하고, 상위 층은 트랜지스터를 상호 연결에 연결하는 텅스텐 플러그이다. 인텔은 10nm 노드에서 트랜지스터의 게이트 근처에 트랜지스터 연결용 접촉부를 배치하는 대신 트랜지스터 게이트 위에 직접 배치하여 트랜지스터 밀도를 향상시키는 COAG(contact-over-active-gate)를 도입했다.
역사적으로 금속 와이어는 알루미늄으로 구성되었다. 이 배선 방식(종종 감산 알루미늄이라고 불림)에서는 먼저 알루미늄 블랭킷 필름을 증착하고, 패턴을 형성한 다음 식각하여 절연된 와이어를 남긴다. 그런 다음 노출된 와이어 위에 유전체 재료를 증착한다. 다양한 금속층은 절연 재료에 구멍("비아"라고 함)을 식각하고 육불화 텅스텐을 사용한 CVD 기술로 텅스텐을 증착하여 상호 연결된다. 이 방식은 동적 램과 같은 많은 메모리 칩 제조에 여전히 사용될 수 있다(그리고 종종 사용된다). 이는 상호 연결 수준이 적을 수 있기 때문이다(4개 이하). 알루미늄은 재결정화를 방지하기 위해 때때로 구리와 합금되었다. 금도 초기 칩의 인터커넥트에 사용되었다.
최근에는 현대 마이크로프로세서에 상호 연결된 트랜지스터 수가 많아져 로직의 상호 연결 수준이 실질적으로 증가함에 따라 배선 지연이 매우 커져 배선 재료(알루미늄에서 구리 인터커넥트 층으로)를 변경해야 했다. 동시에 상호 연결의 유전체 재료(이산화 실리콘에서 새로운 저유전율 절연체로)도 변경되었다. 이 성능 향상은 다마신 공정을 통해 비용 절감 효과도 가져오며, 이는 처리 단계를 줄여준다. 상호 연결 수준이 증가함에 따라 후속 리소그래피 이전에 평평한 표면을 보장하기 위해 이전 층의 평면화가 필요하다. 그렇지 않으면 수준이 점점 더 비뚤어져 사용 가능한 리소그래피의 초점 심도를 벗어나 패턴화 능력을 방해할 것이다. CMP(화학기계적 연마)는 이러한 평면화를 달성하기 위한 주요 처리 방법이지만, 상호 연결 수준이 3개 이하일 때는 건식 에치 백이 여전히 때때로 사용된다. 구리 인터커넥트는 구리가 주변으로 확산("오염")되는 것을 방지하기 위해 전기 전도성 장벽층을 사용하며, 종종 탄탈륨 질화물로 만들어진다. 1997년 IBM은 최초로 구리 인터커넥트를 채택했다.
2014년 어플라이드 머티어리얼즈는 22nm 노드에서 인터커넥트에 코발트를 사용하는 것을 제안했다. 이는 코발트가 이 응용 분야에서 탄탈륨 질화물보다 더 두꺼울 필요가 있으므로 탄탈륨 질화물을 대체하여 구리 인터커넥트를 코발트로 캡슐화하여 전자 이동을 방지하는 데 사용되었다.
반도체 제조 웨이퍼 계측
웨이퍼 가공의 고도로 직렬화된 특성은 다양한 가공 단계 사이의 도량형학에 대한 수요를 증가시켰다. 예를 들어, 타원계측법 또는 반사율 측정법에 기반한 박막 계측은 게이트 산화막의 두께뿐만 아니라 포토레지스트 및 기타 코팅의 두께, 굴절률 및 소멸 계수를 엄격하게 제어하는 데 사용된다. 웨이퍼 계측 장비/도구 또는 웨이퍼 검사 도구는 웨이퍼가 테스트까지 이전 처리 단계에서 손상되지 않았는지 확인하는 데 사용된다. 만약 한 웨이퍼에서 너무 많은 다이가 불량인 경우, 추가 처리 비용을 피하기 위해 전체 웨이퍼는 폐기된다. 가상 계측은 물리적 측정 자체를 수행하지 않고 통계적 방법을 기반으로 웨이퍼 속성을 예측하는 데 사용되었다.
반도체 제조 장치 테스트
프론트엔드 공정이 완료되면 반도체 소자 또는 칩은 제대로 작동하는지 확인하기 위해 다양한 전기 테스트를 받게 된다. 웨이퍼에서 제대로 작동하는 것으로 확인된 소자의 비율을 수율이라고 한다. 제조업체는 일반적으로 수율에 대해 비밀로 하지만, 이는 30%까지 낮을 수 있는데, 이는 웨이퍼의 칩 중 30%만이 의도한 대로 작동한다는 의미이다. 공정 변동은 낮은 수율의 여러 가지 이유 중 하나이다. 테스트는 불량 칩이 상대적으로 비싼 패키지에 조립되는 것을 방지하기 위해 수행된다.
수율은 종종 장치(다이 또는 칩) 크기와 관련이 있지만 반드시 그렇지는 않다. 예를 들어, 2019년 12월 TSMC는 17.92mm2의 다이 크기를 가진 5 nm 공정 테스트 칩에 대해 평균 약 80%의 수율과 웨이퍼당 최대 90% 이상의 수율을 발표했다. 다이 크기가 100mm2로 증가하면 수율은 32%로 떨어졌다. 다이 크기와 관계없이 웨이퍼의 킬러 결함 수는 일반적으로 cm2 단위의 웨이퍼의 결함 밀도(또는 D0)로 나타낼 수 있다.
반도체 제조 장치 테스트
팹은 일반적으로 초당 센트 단위의 가격으로 테스트 시간에 대한 비용을 부과한다. 테스트 시간은 몇 밀리초에서 몇 초까지 다양하며, 테스트 소프트웨어는 테스트 시간을 줄이기 위해 최적화된다. 다중 칩(멀티 사이트) 테스트도 가능하다. 많은 테스터가 대부분 또는 모든 테스트를 병렬로 여러 칩에서 동시에 수행할 수 있는 리소스를 가지고 있기 때문이다.
칩은 종종 스캔 체인 또는 "내장 자체시험"과 같은 "테스트 가능성 기능"으로 설계되어 테스트 속도를 높이고 테스트 비용을 줄인다. 특수 아날로그 팹 공정을 사용하는 특정 설계에서는 설계에서 지정한 대로 저항 값을 엄격하게 분산시키기 위해 테스트 중에 웨이퍼도 레이저 트리밍된다.
좋은 설계는 코너(높은 작동 온도와 팹 처리 단계의 극단적인 조합으로 인한 실리콘 동작의 극단적인 경우)를 테스트하고 통계적으로 관리하려고 한다. 대부분의 설계는 최소 64개의 코너를 처리한다.
반도체 제조 장치 수율
장치 수율 또는 다이 수율은 웨이퍼의 작동 칩 또는 다이의 수율을 백분율로 나타낸 것이다. 이는 웨이퍼의 칩 수(웨이퍼당 다이 수, DPW)가 칩의 크기와 웨이퍼 직경에 따라 달라질 수 있기 때문이다. 수율 저하는 수율 감소를 의미하는데, 역사적으로는 주로 먼지 입자에 의해 발생했지만, 1990년대 이후로는 주로 공정 변동, 공정 자체 및 칩 제조에 사용되는 도구에 의해 발생한다. 물론 먼지는 많은 오래된 팹에서 여전히 문제로 남아 있다. 먼지 입자는 새로운 공정에서 특징 크기가 축소됨에 따라 수율에 미치는 영향이 증가한다. 자동화 및 생산 장비 내부의 미니 환경, FOUP 및 SMIF 사용은 먼지 입자로 인한 결함 감소를 가능하게 했다. 작동 칩의 판매 가격을 낮추고(작동 칩이 불량 칩의 비용을 지불해야 하므로) 웨이퍼 처리 비용을 줄이기 위해 장치 수율은 높게 유지되어야 한다. 수율은 팹의 설계 및 운영에도 영향을 받을 수 있다.
반도체 제조 장치 수율
수율을 높이려면 오염 물질과 생산 공정을 엄격하게 통제해야 한다. 오염 물질은 화학적 오염 물질 또는 먼지 입자일 수 있다. "킬러 결함"은 장치(예: 트랜지스터)의 완전한 고장을 유발하는 먼지 입자로 인한 결함이다. 무해한 결함도 있다. 입자는 킬러 결함을 유발하려면 특징 크기의 1/5 크기여야 한다. 따라서 특징이 100 nm라면 입자는 20 nm만 되어도 킬러 결함을 유발할 수 있다. 정전기도 수율에 부정적인 영향을 미칠 수 있다. 화학적 오염 물질 또는 불순물에는 철, 구리, 니켈, 아연, 크롬, 금, 수은, 은과 같은 중금속, 나트륨, 칼륨, 리튬과 같은 알칼리 금속, 알루미늄, 마그네슘, 칼슘, 염소, 황, 탄소, 불소와 같은 원소가 포함된다. 이러한 원소들이 실리콘과 접촉한 상태로 남아 있지 않는 것이 중요하다. 이는 수율을 감소시킬 수 있기 때문이다. 이러한 원소들을 실리콘에서 제거하기 위해 화학 혼합물이 사용될 수 있으며, 다른 혼합물은 다른 원소에 효과적이다.
반도체 제조 장치 수율
수율을 추정하는 데 여러 모델이 사용된다. 머피의 모델, 푸아송의 모델, 이항 모델, 무어의 모델 및 시즈의 모델이 있다. 보편적인 모델은 없으며, 실제 수율 분포(결함 있는 칩의 위치)를 기반으로 모델을 선택해야 한다. 예를 들어, 머피의 모델은 웨이퍼 가장자리에서 수율 손실이 더 많이 발생한다고 가정하고(작동하지 않는 칩이 웨이퍼 가장자리에 집중됨), 푸아송의 모델은 결함 있는 다이가 웨이퍼 전체에 비교적 고르게 퍼져 있다고 가정하며, 시즈의 모델은 결함 있는 다이가 함께 뭉쳐 있다고 가정한다.
작은 다이는 생산 비용이 적게 들고(웨이퍼에 더 많이 들어가고 웨이퍼는 전체적으로 처리되고 가격이 책정되므로), 작은 다이가 웨이퍼 표면적이 적기 때문에 결함이 발생할 가능성이 낮아 더 높은 수율을 달성하는 데 도움이 될 수 있다. 그러나 작은 다이는 큰 다이와 동일한 기능을 수행하거나 능가하기 위해 더 작은 특징이 필요하며, 더 작은 특징은 높은 수율을 유지하기 위해 공정 변동을 줄이고 순도(오염 감소)를 높여야 한다. 도량형학 도구는 생산 공정 중에 웨이퍼를 검사하고 수율을 예측하는 데 사용되므로, 너무 많은 결함이 있을 것으로 예상되는 웨이퍼는 처리 비용을 절감하기 위해 폐기될 수 있다.
반도체 제조 다이 준비
일단 테스트가 끝나면 웨이퍼는 일반적으로 "백랩",(p. 6) "백피니시", "웨이퍼 백그라인드" 또는 "웨이퍼 박막화"라고도 알려진 공정에서 두께가 줄어든다. 그 다음 웨이퍼는 개별 다이로 스코어링되고 부러지는데, 이 공정을 웨이퍼 다이싱이라고 한다. 양품이고 표시되지 않은 칩만 패키징된다.
반도체 제조 패키징
다이의 기능이 테스트되고 분류되면 패키징된다. 플라스틱 또는 세라믹 패키징에는 다이 장착, 다이/본드 패드를 패키지의 핀에 연결하고 다이 밀봉이 포함된다. 미세한 본드 와이어는 패드를 핀에 연결하는 데 사용된다. '옛날'(1970년대)에는 와이어가 손으로 부착되었지만, 지금은 전문 기계가 이 작업을 수행한다. 전통적으로 이 와이어는 금으로 구성되어 납땜으로 도금된 구리의 리드 프레임 (발음 "리드 프레임")으로 이어졌다. 납은 유독하므로 RoHS에 따라 무연 "리드 프레임"이 현재 의무화되었다. 전통적으로 본드 패드는 다이의 가장자리에 위치하지만, 플립칩 패키징은 다이 전체 표면에 본드 패드를 배치하는 데 사용될 수 있다.
칩 스케일 패키지 (CSP)는 또 다른 패키징 기술이다. 플라스틱 이중 직렬 패키지는 대부분의 패키지와 마찬가지로 내부에 숨겨진 실제 다이보다 몇 배 더 크지만, CSP 칩은 다이 크기와 거의 같다. CSP는 웨이퍼가 다이싱되기 전에 각 다이에 대해 구성될 수 있다.
반도체 제조 패키징
패키징된 칩은 패키징 중에 손상되지 않았는지, 그리고 다이-핀 연결 작업이 올바르게 수행되었는지 확인하기 위해 다시 테스트된다. 그런 다음 레이저가 칩의 이름과 숫자를 패키지에 식각한다. 다이의 테스트 및 패키징, 그리고 완성된 패키징 칩의 최종 테스트를 포함하는 단계를 백엔드, 포스트-팹, ATMP(Assembly, Test, Marking, and Packaging) 또는 ATP(Assembly, Test and Packaging)라고 부르며, 반도체 파운드리와는 별개인 OSAT(OutSourced Assembly and Test) 회사에서 수행할 수 있다. 파운드리는 반도체 제조의 프론트엔드에 속하는 포토리소그래피 및 식각과 같은 제조 공정을 수행하는 회사 또는 팹이다.
반도체 제조 위험 물질
제조 공정에는 많은 독성 물질이 사용된다. 여기에는 다음이 포함된다.
이온 주입 도핑에 사용되는 비소와 인을 각각 포함하는 아르신 및 포스핀, 트랜지스터 인터커넥트에서 텅스텐의 CVD 증착에 사용되는 육불화 텅스텐, 폴리실리콘 증착에 사용되는 실레인, 실리콘 태양광 전지용 고순도 폴리실리콘 또는 초크랄스키 공법으로 단결정 실리콘 웨이퍼를 만드는 폴리실리콘을 생성하는 데 사용되는 트라이클로로실레인, 또는 실리콘 필름 증착에 사용되는 트라이클로로실레인
작업자들이 이러한 위험한 물질에 직접 노출되지 않도록 하는 것이 중요하다. IC 제조 산업에서 흔히 볼 수 있는 높은 수준의 자동화는 노출 위험을 줄이는 데 도움이 된다. 대부분의 제조 시설은 습식 스크러버, 연소기, 가열 흡착 카트리지 등과 같은 배기 관리 시스템을 사용하여 작업자와 환경에 대한 위험을 통제한다.
칭화 유니그룹
칭화 유니그룹(Tsinghua Unigroup Co., Ltd.)은 200개 이상의 자회사로 구성된 다양한 포트폴리오를 감독하는 주주 그룹이다. 자회사는 반도체, 정보통신기술, 금융 및 보험, 교육, 부동산 투자 및 개발 등 다양한 분야에서 사업을 운영하고 있다.
칭화 유니그룹 개요
칭화 유니그룹에는 New H3C Technologies, UNISOC Communications Co, Guoxin Micro 및 UniCloud Technology Co. 등 5개의 주요 자회사가 있다. 기타 자회사로는 Unisplendour Corp Ltd.와 스마트카드, RFID용 마이크로 커넥터 설계 및 제조 회사인 프랑스 소재 Linxens가 있다.
미국 기술 기업 인텔은 칭화 유니그룹의 UNISOC 자회사 지분 20%를 소유하고 있다. 이는 칭화 유니그룹이 팹리스 반도체 회사인 Spreadtrum Communications와 반도체 부품 제조업체인 RDA Microelectronics를 인수한 결과이다. 칭화 유니그룹은 칭화 유니그룹이 지분 51%를 인수한 후 설립된 H3C Technologies Co라는 이름으로 휴렛 팩커드 엔터프라이즈(HPE)와 합작 회사를 운영하고 있다.
어디에 계십니까 그리운 장군님
〈어디에 계십니까 그리운 장군님〉은 김정일이 작곡한 것으로 추정되는 조선민주주의인민공화국의 노래이다.
한국전쟁이 배경으로, 주인공인 간호장교 강연옥이 주인공이다. 강영옥은 노래에서 자신의 위대한 지도자이자 '친애하는 장군님' 김일성을 만나겠다는 평생의 꿈을 표현한다.
파워칩
파워칩(Powerchip 또는 Powerchip Semiconductor Manufacturing Corporation, PSMC)은 특히 메모리 칩 및 기타 집적 회로를 만드는 기업이다. 2020년 기준으로 이 회사는 12인치 3개, 8인치 웨이퍼 랩 2개를 보유한 세계 7위의 반도체 파운드리 업체이다. 이 회사는 파운드리 서비스는 물론 설계, 제조 및 테스트 서비스도 제공한다. 이전 사명은 파워칩 세미컨덕터(Powerchip Semiconductor Corp.)였으며 2010년 6월에 사명을 변경했다. 파워칩 테크놀로지 코퍼레이션(Powerchip Technology Corporation)은 1994년에 설립되었으며 대만 신주시에 본사를 두고 있다.
파워칩 개요
2017년 순이익은 NT$80억 8천만이었다. 회사는 NT$2,780억(미화 90억 4천만 달러)을 투자하여 신주 과학단지에 2개의 새로운 12인치 웨이퍼 공장을 건설할 계획이며, 건설은 2020년에 시작될 예정이다.
2021년 3월 파워칩은 45나노미터 및 50나노미터 기술로 칩을 제조할 먀오리현에 새로운 공장을 착공했다. 공장에는 3,000명의 직원이 추가로 고용될 예정이다.
파워칩은 자동차 산업의 중요한 공급업체이다.
라피더스
라피더스(Rapidus, 정식 사명: Rapidus주식회사, Rapidus Corporation, 일본어: Rapidus株式会社)는 일본 도쿄 지요다구에 본사를 둔 반도체 제조업체이다. 라피더스는 덴소, 키오시아, 미쓰비시UFJ은행, 닛폰 전기, 일본전신전화, 소프트뱅크 그룹, 소니, 토요타 자동차 등 일본 주요 8개 기업의 지원을 받아 2022년 8월에 설립되었다. 라피더스의 목표는 2027년까지 2nm 공정으로 첨단 반도체 제조 역량을 늘리는 것이다.
라피더스 배경
1980년대 일본의 반도체 산업은 전 세계 점유율이 50%에 달할 정도로 경쟁이 치열했다. 그러나 1986년 미·일 반도체 협정이 체결되면서 무역마찰이 해소됐고, 한국과 대만의 부상으로 경쟁력이 점차 약화됐다. 엘피다 메모리는 1999년 메모리용 반도체 중 하나인 DRAM 사업을 히타치와 NEC 사업을 통합해 설립한 뒤 미쓰비시전기 사업을 인수해 한때 이 분야 세계 3위의 시장점유율을 획득했다. 그러나 2009년 리먼 쇼크와 그에 따른 엔화 약세 침체로 경영이 악화되었고, 정부 자금 지원에도 불구하고 2012년 파산했다. 엘피다는 2013년 마이크론 테크놀로지에 인수되어 마이크론 메모리 재팬으로 사명을 변경했다. TSMC, 삼성전자, 인텔 등 기업들의 국제 경쟁으로 인해 전체 반도체 산업에서 일본 기업이 차지하는 비중은 2019년 기준 10% 수준으로 떨어졌다.
라피더스 배경
2022년 5월 조 바이든 미국 대통령과 기시다 후미오 일본 총리가 도쿄에서 만나 반도체, 원자력, 우주 탐사, 전기 배터리, 중요 광물, 공급망을 포함한 중요한 기술에 대한 협력 강화에 대해 논의했다. 2022년 6월 7일 발표된 제2차 기시다 내각의 기본 방침(호네부토노 호신)에는 차세대 첨단 기술을 개발하는 민간 기업에 대한 지원과 2020년대 후반 차세대 반도체 설계 및 제조 기반 구축을 고려하는 내용이 포함됐다. 2022년 7월 29일, 안토니 블링컨(Antony Blinken) 미국 국무장관, 지나 라이몬도(Gina Raimondo) 미국 상무장관, 하야시 요시마사(Hayashi Yoshimasa) 일본 외무상, 하기우다 고이치(Hagiuda Koichi) 일본 무역상이 미국과 일본 간 고위급 회담을 열어 반도체 개발 협력을 논의했다. 또한 기시다 후미오 총리는 2022년 10월 3일 제210회 국회에서 정책연설을 통해 민관투자를 독려하는 디지털 트랜스포메이션(DX)을 포함하고 차세대 기술개발과 양산을 촉진하겠다고 밝혔다. 경제산업부는 차세대 반도체 연구를 수행하기 위한 기관으로 첨단반도체기술센터(LSTC)를 설립하기로 결정했다. 지난 5월 일본과 미국이 반도체 협력 기본원칙을 합의했다. LSTC와 라피더스는 협력하여 일본에서 차세대 반도체 설계 및 제조 플랫폼을 구축한다.
리먼 브라더스의 파산
리먼 브라더스의 파산 또는 리먼 쇼크는 2008년 9월 15일에 발생한 리먼 브라더스의 파산이다. 이는 서브프라임 모기지 사태의 정점이었다. 금융서비스 회사가 서브프라임 모기지의 과도한 지위로 인해 신용 등급 하향 조정이 진행 중이라는 통보를 받은 후, 연준은 구조 조정을 위한 자금 조달을 협상하기 위해 여러 은행을 소환했다. 이러한 논의는 실패했고, 리먼은 미화 6000억 달러 이상의 자산과 관련된 미국 역사상 최대 규모의 파산 신청으로 남아 있는 챕터 11 청원서를 제출했다.
파산으로 인해 다우 존스 산업평균지수는 하루 동안 4.5% 하락했는데, 이는 2001년 9월 11일 공격 이후 가장 큰 하락폭이었다. 이는 정부의 위기 관리 능력이 한계에 이르렀음을 알리고 전반적인 금융 공황을 촉발했다. 주요 신용원인 머니마켓 뮤추얼펀드에는 손실을 피하기 위해 대규모 인출 요구가 있었고, 은행간 대출시장은 위축되면서 은행들이 도산을 눈앞에 두고 있다. 정부와 연준 시스템은 공황을 억제하기 위해 몇 가지 긴급 조치로 대응했다.
리먼 브라더스의 파산
2022년 5월 현재 모회사인 리먼 브라더스 홀딩스(Lehman Brothers Holdings, Inc.)는 뉴욕 남부 지역 파산 법원에서 청산 상태를 유지하고 있다. 미국과 해외의 관리인 사무실은 회사 채권자에 대한 지불을 계속 감독해 왔다.
확산 전류
확산 전류(Diffusion current)는 대전 입자(전자 및 전자 정공)의 확산으로 인해 발생하는 반도체 내 전류이다. 반도체 내 하전입자의 농도가 불균일하여 발생하는 전하의 이동으로 인해 발생하는 전류이다. 대조적으로 드리프트 전류는 전기장에 의해 대전 입자에 가해지는 힘으로 인한 대전 입자의 움직임으로 인해 발생한다. 확산 전류는 드리프트 전류와 같은 방향이거나 반대 방향일 수 있다. 확산 전류와 드리프트 전류는 드리프트-확산 방정식으로 설명된다.
많은 반도체 소자를 기술할 때 확산전류 부분을 고려할 필요가 있다. 예를 들어, p-n 접합의 공핍 영역 근처의 전류는 확산 전류에 의해 지배된다. 공핍 영역 내부에는 확산 전류와 드리프트 전류가 모두 존재한다. p-n 접합의 평형 상태에서 공핍 영역의 순방향 확산 전류는 역방향 드리프트 전류와 균형을 이루므로 순 전류는 0이 된다.
도핑된 물질의 확산 상수는 헤인스-쇼클리 실험을 통해 결정할 수 있다. 대안적으로, 입자 이동도가 알려진 경우, 확산 계수는 전기 이동도에 대한 아인슈타인 관계로부터 결정될 수 있다.
캐리어 생성 및 재결합
캐리어 생성(전하 운반자 생성)과 캐리어 재결합(전하 운반자 재결합)은 반도체의 고체물리학에서 전하 운반자(전자와 양공)가 생성되고 제거되는 과정이다. 캐리어 생성 및 재결합 프로세스는 포토다이오드, 발광 다이오드, 레이저 다이오드와 같은 많은 광전자 반도체 장치 작동의 기본이다. 이는 또한 바이폴라 접합형 트랜지스터 및 p-n 접합형 다이오드와 같은 p-n 접합 장치의 전체 분석에도 중요하다.
전자-정공 쌍은 무기 반도체의 생성과 재결합의 기본 단위로, 가전자대와 전도대 사이의 전자 전이에 해당한다. 여기서 전자 생성은 가전자대에서 전도대로의 전이이고 재결합은 역전환으로 이어진다.
하스이케 가오루
하스이케 가오루(일본어: 蓮池 薫 (はすいけ かおる), 1957년 9월 29일~)는 여자친구 오쿠도 유키코와 함께 조선민주주의인민공화국 간첩들에게 납치된 일본인이다.
둘은 1978년 7월 19일, 고향인 니가타현 가시 와자키에서 납치됐다. 하스이케는 당시 법대생이었으며, 포로 생활 중인 1980년 5월, 하스이케와 오쿠도는 결혼했으며 아이를 갖게 되었다
2002년 10월 15일, 조선민주주의인민공화국 정부는 하스이케, 오쿠도 및 기타 피해자들의 일본 방문을 허용했다. 그곳에서 하스이케와 오쿠도는 일본에 남아 자녀의 석방을 요청했고, 2004년에 자녀들도 포로 생활에서 풀려나게 되었다.
핫 캐리어 주입
핫 캐리어 주입(Hot-carrier injection, HCI)은 전자 또는 양공이 인터페이스 상태를 깨는 데 필요한 잠재적 장벽을 극복하기 위해 충분한 운동 에너지를 얻는 고체 전자 소자의 현상이다. "핫"(hot)이라는 용어는 소자의 전체 온도가 아니라 캐리어 밀도를 모델링하는 데 사용되는 유효 온도를 나타낸다. 전하 입자가 MOS 트랜지스터의 게이트 유전체에 갇힐 수 있으므로 트랜지스터의 스위칭 특성이 영구적으로 변경될 수 있다. 핫 캐리어 주입은 고체 소자의 반도체 신뢰성에 악영향을 미치는 메커니즘 중 하나이다.
시트 저항
시트 저항(Sheet resistance)은 정사각형의 반대쪽 두 면에 접촉이 이루어진 얇은 재료의 정사각형 조각의 저항이다. 일반적으로 두께가 균일한 박막의 전기저항을 측정하는 것이다. 이는 일반적으로 반도체 도핑 (반도체), 금속 증착, 저항성 페이스트 인쇄 및 유리 코팅으로 만들어진 재료를 특성화하는 데 사용된다. 이러한 프로세스의 예로는 도핑된 반도체 영역(예: 실리콘 또는 폴리실리콘) 및 후막 하이브리드 마이크로 회로의 기판에 스크린 인쇄되는 저항기가 있다.
저항 또는 비저항과 달리 시트 저항의 유용성은 4단자 감지 측정(4점 프로브 측정이라고도 함)을 사용하여 직접 측정하거나 비접촉 와전류 기반 테스트 장치를 사용하여 간접적으로 측정한다는 것이다. 시트 저항은 필름 접점의 스케일링에 따라 변하지 않으므로 크기가 크게 다른 장치의 전기적 특성을 비교하는 데 사용할 수 있다.
황화은
황화은(Silver sulfide)은 화학식 Ag2S를 갖는 무기 화합물이다. 짙은 검정색 고체로 은의 유일한 황화물이다. 사진의 감광제로 유용하다. 이는 은제품 및 기타 은제품에 시간이 지남에 따라 형성되는 변색을 구성한다. 황화은은 대부분의 용매에 용해되지 않지만 강산에 의해 분해된다. 황화은은 은(전기음성도 1.98)과 황(전기음성도 2.58)으로 구성된 네트워크 고체로, 결합의 이온 특성이 약 10%이다.
전압 기준
전압 기준(Voltage reference, 전압 레퍼런스)은 장치의 부하, 전원 공급 장치의 변화, 온도 변화 및 시간 경과에 관계없이 이상적으로 고정된(일정한) 전압을 생성하는 전자 장치이다. 전압 기준은 전원 공급 장치, 아날로그-디지털 변환회로, 디지털-아날로그 변환회로, 기타 측정 및 제어 시스템에 사용된다. 전압 레퍼런스는 성능이 매우 다양하다. 컴퓨터 전원 공급 장치의 조정기는 공칭 값의 몇 퍼센트 이내의 값만 유지할 수 있는 반면, 실험실 전압 표준은 백만분율 단위로 측정되는 정밀도와 안정성을 갖는다.
임현수 (목사)
임현수(Hyeon Soo Lim, 1955년 2월 16일~)는 한국계 캐나다인 목사이다.
그는 북한에서 구호 활동을 벌이던 중 2015년 2월 실종되었고, 이후 북한 당국이 그를 체포했다는 소식이 전해졌다.
2017년 8월, 캐나다는 국제정부 대표단을 평양에 파견했고, 그는 2017년 8월 9일 구금에서 풀려나 2017년 8월 12일 캐나다에 도착했다.
구제 금융
구제 금융(bailout), 긴급 구제는 파산 위기에 처한 기업이나 국가에 재정적 지원을 제공하는 것이다.
구제금융은 글로벌 시스템적으로 중요한 금융기관(G-SIFI)의 채권 보유자나 예금자가 자본 확충 과정에 참여하도록 강제하는 베일인(bailin, 2010년 신조)이라는 용어와 다르지만, 납세자는 그렇지 않다. 일부 정부는 파산 절차에 참여할 권한도 갖고 있다. 예를 들어, 미국 정부는 2009~2013년 제너럴 모터스의 구제금융에 개입했다. 구제금융을 통해 파산 절차를 피할 수 있지만 반드시 그런 것은 아니다. 구제 금융의 영단어 bailout이라는 용어는 원래 해상에서 유래되었으며 양동이를 사용하여 가라앉는 선박에서 물을 제거하는 행위를 설명한다.
리사 소올 케이힐
리사 소울 케이힐(Lisa Sowle Cahill)은 미국의 윤리학자이자 보스턴 칼리지의 J. 도널드 모난 교수이다. 1980년대에 젠더 및 성 윤리에 관한 연구로 처음 알려졌지만, 현재는 사회 및 글로벌 윤리로 연구를 확장하고 있다. 리사 소울 케이힐의 연구는 교회와 사회 사이의 신학적 의견 불일치에 대한 긴장을 낮추면서 도덕적 문제의 복잡성을 논의하려는 시도에 초점을 맞추고 있다.
리사 소올 케이힐 교육
1970년 케이힐은 산타 클라라 대학교에서 신학 학사 학위를 받았다. 그 후 그녀는 시카고 대학교 신학부에서 석사와 박사 학위를 받았다. 그녀는 1976년 제임스 구스타프슨의 지도 아래 논문을 완성했다. 제임스 구스타프슨은 그녀에게 리처드 맥코믹 SJ와 찰스 커란 신부를 소개해 주었는데, 이 두 사람은 그녀의 도덕 신학 경력에 큰 영향을 주었다. 1976년부터 보스턴 칼리지에서 가르쳤으며, 조지타운 대학교 케네디 윤리 연구소의 방문 학자 및 예일 대학교 가톨릭 신학 객원 교수로 재직하고 있다. 안명준 교수에 따르면 Westminster Dictionary of Chriatian Ethics에서 기고한 성윤리(Sexual Ethics)는 그녀의 해박한 성경적, 역사적, 신학적 관점을 세밀하게 기술하고 있다고 한다.
이성용 (1964년)
이성용(李成龍)은 전 대한민국 공군 출신 군인이며 38대 공군참모총장을 역임하였다.
이성용 (1964년) 생애
서울특별시에서 태어났으며, 동국대사대부고 졸업 이후 공군사관학교에 입교하여 공사 34기로 소위 임관하였다. 소위 임관 이후 공중지취 및 방위력 개선 분야에서 근무하였다. 공군참모총장 임명 이후 공군 내 성추행 사건이 발생하여 이에 책임을 지고 사의를 표명하였다.