hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
물리기상증착 응용 분야
PVD는 강철 절삭공구 표면의 내마모성을 향상시키고 공구와 공작물 사이의 접착 및 달라붙음 위험을 줄이는 데 사용된다. 여기에는 금속가공 또는 플라스틱 사출 성형에 사용되는 도구가 포함된다.(p. 2) 코팅은 일반적으로 4 μm 미만의 얇은 세라믹 층으로, 매우 높은 굳기와 낮은 마찰을 가진다. 취성을 피하기 위해 코팅의 치수 안정성을 보장하려면 공작물의 높은 경도가 필요하다. PVD를 강철의 플라스마 질화 처리와 결합하여 코팅의 하중 지지 능력을 증가시키는 것이 가능하다. 질화 크로뮴(CrN), 질화 타이타늄(TiN) 및 탄질화 타이타늄(TiCN)은 플라스틱 성형 다이에 PVD 코팅용으로 사용될 수 있다.
PVD 코팅은 일반적으로 굳기를 향상시키고 내마모성을 높이며 산화를 방지하는 데 사용된다. 또한 미적 목적으로도 사용될 수 있다. 따라서 이러한 코팅은 다음과 같은 광범위한 응용 분야에 사용된다.
실리콘 관통 전극
전자공학에서 실리콘 관통 전극(through-silicon via, TSV) 또는 칩 관통 전극(through-chip via)은 실리콘 웨이퍼 또는 다이를 완전히 통과하는 수직 비아이다. TSV는 3D 패키지 및 3차원 집적 회로를 만들기 위해 와이어 본딩 및 플립칩을 대체하여 사용되는 고성능 상호 연결 기술이다. 패키지 온 패키지와 같은 대안과 비교할 때 상호 연결 및 장치 밀도가 실질적으로 더 높고 연결 길이가 더 짧아진다.
실리콘 관통 전극 분류
제조 공정에 따라 세 가지 다른 유형의 TSV가 존재한다. 비아-퍼스트 TSV는 개별 구성 요소(트랜지스터, 축전기, 저항기 등)가 패턴화되기 전(프런트 엔드 오브 라인, FEOL)에 제조되고, 비아-미들 TSV는 개별 구성 요소가 패턴화된 후 금속 층(백 엔드 오브 라인, BEOL) 이전에 제조되며, 비아-라스트 TSV는 BEOL 공정 이후(또는 도중)에 제조된다. 비아-미들 TSV는 현재 고급 3D IC 및 인터포저 스택에 인기 있는 옵션이다.
프런트 엔드 오브 라인(FEOL)을 통한 TSV는 전자 설계 자동화(EDA) 및 제조 단계에서 신중하게 고려해야 한다. 이는 TSV가 FEOL 층에 열기계적 변형력을 유발하여 트랜지스터 동작에 영향을 미치기 때문이다.
실리콘 관통 전극 응용 분야
CMOS 이미지 센서(CIS)는 대량 생산에서 TSV를 채택한 최초의 응용 분야 중 하나였다. 초기 CIS 응용 분야에서 TSV는 이미지 센서 웨이퍼 후면에 형성되어 상호 연결을 형성하고 와이어 본드를 제거하며 폼 팩터를 줄이고 고밀도 상호 연결을 가능하게 했다. 다이 스택은 후면 조사 센서(BSI CIS)의 출현과 함께 시작되었으며, 렌즈, 회로, 포토다이오드의 순서를 전통적인 전면 조사 방식과 반대로 하여 렌즈를 통해 들어오는 빛이 먼저 포토다이오드를 때리고 그 다음에 회로를 때리도록 했다. 이는 포토다이오드 웨이퍼를 뒤집고 후면을 얇게 만든 다음 직접 산화물 본딩을 사용하여 판독층 상단에 본딩하고, 주변에 TSV를 상호 연결로 사용하여 달성되었다.
실리콘 관통 전극 응용 분야
3D 패키지(시스템 인 패키지, 칩 스택 MCM 등)는 두 개 이상의 다이가 수직으로 쌓여 있어 공간을 적게 차지하고/하거나 더 큰 연결성을 갖는다. 대체 유형의 3D 패키지는 IBM의 실리콘 캐리어 패키징 기술에서 찾을 수 있다. 여기서는 IC가 쌓이지 않고 TSV를 포함하는 캐리어 기판이 패키지 내에서 여러 IC를 함께 연결하는 데 사용된다. 대부분의 3D 패키지에서 쌓인 칩은 가장자리를 따라 함께 연결된다. 이 가장자리 배선은 패키지의 길이와 너비를 약간 증가시키고 일반적으로 다이 사이에 추가 "인터포저" 층을 필요로 한다. 일부 새로운 3D 패키지에서 TSV는 다이 본체를 통해 수직 연결을 생성하여 가장자리 배선을 대체한다. 결과적인 패키지는 길이 또는 너비가 추가되지 않는다. 인터포저가 필요 없기 때문에 TSV 3D 패키지는 가장자리 배선 3D 패키지보다 더 평평할 수도 있다. 이 TSV 기술은 때때로 TSS(실리콘 관통 스태킹 또는 실리콘 관통 스태킹)라고도 불린다.
3차원 집적 회로(3D IC)는 실리콘 웨이퍼 및 다이를 쌓고 수직으로 연결하여 단일 장치처럼 작동하도록 구축된 단일 집적 회로이다. TSV 기술을 사용하면 3D IC는 작은 "공간"에 많은 기능을 담을 수 있다. 스택의 다른 장치는 이종일 수 있으며, 예를 들어 CMOS 논리, 동적 램 및 III-V 재료를 단일 IC로 결합할 수 있다. 또한 장치를 통과하는 중요한 전기 경로를 크게 단축하여 더 빠른 작동을 가능하게 한다. Wide I/O 3D 동적 램 메모리 표준(JEDEC JESD229)에는 설계에 TSV가 포함된다.
실리콘 관통 전극 역사
TSV 개념의 기원은 윌리엄 쇼클리가 1958년에 제출하고 1962년에 특허를 받은 "반도체 웨이퍼 및 그 제조 방법"으로 거슬러 올라간다. 이 개념은 1964년에 제출하고 1967년에 특허를 받은 IBM 연구원 멀린 스미스와 에마누엘 스턴의 "반도체 웨이퍼에 관통 연결을 만드는 방법"을 통해 더욱 발전했으며, 후자는 실리콘을 통해 구멍을 에칭하는 방법을 설명한다. TSV는 원래 3D 통합을 위해 설계된 것이 아니었지만, TSV 기반의 최초 3D 칩은 1980년대 후반에 발명되었다.
실리콘 관통 전극 역사
최초의 3차원 집적 회로(3D IC)는 1980년대 일본에서 TSV 공정으로 제조된 다이 스택을 통해 발명되었다. 히타치 제작소는 1983년에 일본 특허를 출원했고, 이어서 후지쯔가 1984년에 특허를 출원했다. 1986년에 후지쯔는 TSV를 사용한 스택형 칩 구조를 설명하는 일본 특허를 출원했다. 1989년에는 도호쿠 대학의 고야나기 미쓰마사(Mitsumasa Koyonagi) 교수가 TSV를 이용한 웨이퍼-투-웨이퍼 본딩 기술을 개척하여 1989년에 3D LSI 칩을 제조했다. 1999년 일본의 초고급 전자 기술 협회(ASET)는 "고밀도 전자 시스템 통합 기술 R&D" 프로젝트라는 TSV 기술을 사용한 3D IC 칩 개발에 자금을 지원하기 시작했다. 도호쿠 대학의 고야나기 그룹은 1999년에 TSV 기술을 사용하여 3층 스택형 이미지 센서 칩, 2000년에 3층 메모리 모듈, 2001년에 3층 인공 망막 칩, 2002년에 3층 마이크로프로세서, 2005년에 10층 메모리 칩을 제조했다.
실리콘 관통 전극 역사
칩 간 비아(ICV) 방식은 1997년 피터 람(Peter Ramm), D. 볼만(D. Bollmann), R. 브라운(R. Braun), R. 부흐너(R. Buchner), U. 카오-민(U. Cao-Minh), 만프레트 엔겔하르트(Manfred Engelhardt), 아르민 클룸프(Armin Klumpp)를 포함한 프라운호퍼 협회–지멘스 연구팀에 의해 개발되었다. 이는 TSV 공정의 변형이었고, 나중에 SLID(solid liquid inter-diffusion) 기술이라고 불렸다.
"실리콘 관통 전극"(TSV)이라는 용어는 2000년에 3D 웨이퍼 레벨 패키징(WLP) 솔루션을 위한 TSV 방식을 제안한 Tru-Si Technologies 연구원 세르게이 사바스티우크(Sergey Savastiouk), O. 시니아긴(O. Siniaguine), E. 코르친스키(E. Korczynski)에 의해 만들어졌다.
실리콘 관통 전극 역사
TSV를 활용하는 CMOS 이미지 센서는 2007–2008년 동안 도시바, 압티나, ST마이크로일렉트로닉스와 같은 회사에 의해 상업화되었으며, 도시바는 자사의 기술을 "칩 관통 비아"(TCV)로 명명했다. 3D 스택형 랜덤 액세스 메모리(RAM)는 엘피다 메모리에 의해 상업화되었는데, 2009년 9월에 최초의 8GB 동적 램 모듈(4개의 DDR3 SDRAM 다이로 스택됨)을 개발하고 2011년 6월에 출시했다. TSMC는 2010년 1월에 TSV 기술을 이용한 3D IC 생산 계획을 발표했다. 2011년에는 SK하이닉스가 TSV 기술을 사용하여 16GB DDR3 SDRAM(40 nm급)을 출시했고, 삼성은 9월에 TSV 기반 3D 스택형 32GB DDR3(30 nm급)를 출시했으며, 이어서 삼성과 마이크론 테크놀로지는 10월에 TSV 기반 하이브리드 메모리 큐브(HMC) 기술을 발표했다. 2013년에는 SK하이닉스가 TSV 기술 기반의 최초 고대역 메모리(HBM) 모듈을 제조했다. 비아 미들 기술은 에릭 베인(Eric Beyne)의 비전 아래 IMEC에 의해 개발되었다. 비아 미들은 비용과 상호 연결 밀도 측면에서 최상의 절충안을 제공했다. 이 작업은 퀄컴의 지원을 받았고, 나중에는 엔비디아, 자일링스, 알테라가 인텔을 능가할 방법을 찾고 있었는데, 스케일링 대신 스태킹을 통해 온다이 메모리를 늘리는 방법을 모색했다.
웨이퍼 백그라인딩
웨이퍼 백그라인딩(wafer backgrinding)은 반도체 제조 단계 중 하나로, 집적 회로(IC)의 스태킹 및 고밀도 패키징을 위해 웨이퍼 두께를 줄이는 공정이다.
IC는 수많은 공정 단계를 거치는 반도체 웨이퍼 위에서 생산된다. 오늘날 주로 사용되는 규소 웨이퍼는 직경이 200mm 또는 300mm이다. 이 웨이퍼는 최소한의 기계적 안정성을 보장하고 고온 공정 중 휘어짐을 방지하기 위해 약 750 μm 두께를 가진다.
스마트카드, USB 메모리 스틱, 스마트폰, 휴대용 음악 플레이어 및 기타 초소형 전자 제품은 모든 차원에서 다양한 구성 요소의 크기를 최소화하지 않으면 현재 형태로 구현할 수 없다. 따라서 웨이퍼 뒷면은 웨이퍼 다이싱(개별 마이크로칩 분리) 전에 그라인딩된다. 오늘날 75~50μm까지 얇아진 웨이퍼가 일반적이다.
웨이퍼 백그라인딩
그라인딩 전에 웨이퍼는 일반적으로 UV 경화형 백그라인딩 테이프로 라미네이팅되는데, 이는 백그라인딩 중 웨이퍼 표면 손상을 방지하고 그라인딩 유체 및 잔해물의 침투로 인한 웨이퍼 표면 오염을 방지한다. 또한 웨이퍼는 공정 전반에 걸쳐 정제수로 세척되어 오염을 방지한다.
이 공정은 "백랩"(backlap), "백피니시"(backfinish), "백사이드 그라인딩"(back side grinding) 또는 "웨이퍼 시닝"(wafer thinning)으로도 알려져 있다.
백그라인딩 후, 완성된 웨이퍼는 다이 분리라고 불리는 공정에서 개별 칩으로 절단된다.
웨이퍼 본딩
웨이퍼 본딩(wafer bonding)은 웨이퍼 수준에서 미소전기기계 시스템(MEMS), 나노전기기계 시스템(NEMS), 마이크로일렉트로닉스 및 광전자 공학 제작을 위한 패키징 기술로, 기계적으로 안정적이고 밀폐된 캡슐화를 보장한다. MEMS/NEMS용 웨이퍼 직경은 100~200mm(4~8인치)이며, 마이크로전자 장치 생산용으로는 최대 300mm(12인치)이다. 마이크로일렉트로닉스 산업 초기에는 1950년대 웨이퍼 직경이 1인치에 불과한 더 작은 웨이퍼가 사용되었다.
웨이퍼 본딩 개요
미소전기기계 시스템(MEMS) 및 나노전기기계 시스템(NEMS)에서 패키지는 민감한 내부 구조를 온도, 습기, 고압 및 산화종과 같은 환경 영향으로부터 보호한다. 기능 요소의 장기 안정성과 신뢰성은 캡슐화 공정에 따라 달라지며, 이는 전체 장치 비용에도 영향을 미친다. 패키지는 다음 요구 사항을 충족해야 한다.
웨이퍼 본딩 기술
일반적으로 사용되고 개발된 본딩 방법은 다음과 같다.
웨이퍼 본딩 요구 사항
웨이퍼 본딩은 일반적으로 다음과 같이 정의될 수 있는 특정 환경 조건을 필요로 한다.
실제 본딩은 이러한 모든 조건과 요구 사항의 상호 작용이다. 따라서 적용되는 기술은 현재 기판과 최대 허용 온도, 기계적 압력 또는 원하는 기체 분위기와 같은 정의된 사양을 고려하여 선택되어야 한다.
웨이퍼 본딩 평가
본딩된 웨이퍼는 제작된 장치 또는 공정 개발을 위해 기술의 수율, 본딩 강도 및 밀봉 수준을 평가하기 위해 특성화된다. 따라서 본드 특성화를 위한 여러 가지 접근 방식이 나타났다. 한편으로는 인장 또는 전단 테스트와 같은 본드 강도 평가를 위한 파괴적 기술 외에 균열 또는 계면 공극을 찾기 위한 비파괴 광학 방법이 사용된다. 다른 한편으로는 신중하게 선택된 가스의 고유한 특성 또는 마이크로 공진기의 압력 의존적 진동 거동이 밀봉 테스트에 활용된다.
집적 회로 패키징
집적 회로 패키징(integrated circuit packaging)은 반도체 소자 제조의 최종 단계로, 물리적 손상과 부식을 방지하는 지지 케이스에 다이를 캡슐화하는 과정이다. "패키지"라고 알려진 이 케이스는 장치를 회로 기판에 연결하는 전기 접점을 지지한다.
패키징 단계 다음에는 집적 회로 테스트가 이어진다.
집적 회로 패키징 설계 고려 사항
다이에서 패키지를 거쳐 인쇄 회로 기판(PCB)으로 나가는 전류 전달 트레이스는 온칩 신호와는 매우 다른 전기적 특성을 가진다. 이들은 특별한 설계 기술이 필요하며, 칩 자체에 한정된 신호보다 훨씬 많은 전력이 필요하다. 따라서 전기 접점으로 사용되는 재료는 낮은 저항, 낮은 커패시턴스, 낮은 인덕턴스와 같은 특성을 보여야 한다. 구조와 재료 모두 신호 전송 특성을 최우선으로 고려해야 하며, 신호에 부정적인 영향을 미칠 수 있는 기생 요소를 최소화해야 한다.
이러한 특성 제어는 기술의 발전 속도가 빨라지면서 점점 더 중요해지고 있다. 패키징 지연은 고성능 컴퓨터 지연의 거의 절반을 차지할 수 있으며, 이러한 속도 병목 현상은 더욱 증가할 것으로 예상된다.
집적 회로 패키징 설계 고려 사항
집적 회로 패키지는 물리적 파손에 저항하고, 습기를 막으며, 칩에서 발생하는 열을 효과적으로 방출해야 한다. 또한 RF 애플리케이션의 경우, 패키지는 회로 성능을 저하시키거나 인접 회로에 악영향을 미칠 수 있는 전자파장애를 차폐해야 하는 경우가 많다. 마지막으로, 패키지는 칩을 PCB에 상호 연결할 수 있어야 한다. 패키지의 재료는 플라스틱 (열경화성 플라스틱 또는 열가소성 플라스틱), 금속(일반적으로 코바르) 또는 세라믹이다. 흔히 사용되는 플라스틱은 에폭시-크레졸-노볼락(ECN)이다. 이 세 가지 재료 유형은 모두 사용 가능한 기계적 강도, 습기 및 내열성을 제공한다. 그럼에도 불구하고, 고급 장치의 경우 더 높은 강도(더 많은 핀 수 설계도 지원함), 열 방출, 밀봉 성능 또는 기타 이유로 인해 금속 및 세라믹 패키지가 일반적으로 선호된다. 일반적으로 세라믹 패키지는 유사한 플라스틱 패키지보다 더 비싸다.
집적 회로 패키징 설계 고려 사항
일부 패키지에는 열 전달을 향상시키기 위한 금속 핀이 있지만, 이는 공간을 차지한다. 더 큰 패키지는 더 많은 상호 연결 핀을 허용한다.
집적 회로 패키징 선택 시 비용은 중요한 요소이다. 일반적으로 저렴한 플라스틱 패키지는 최대 2W의 열을 방출할 수 있으며, 이는 많은 간단한 응용 분야에 충분하지만, 동일한 시나리오에서 유사한 세라믹 패키지는 최대 50W까지 방출할 수 있다. 패키지 내부의 칩이 작아지고 빨라질수록 더 뜨거워지는 경향이 있다. 결과적으로 더 효과적인 열 방출의 필요성이 증가함에 따라 패키징 비용도 함께 상승한다. 일반적으로 패키지가 작고 복잡할수록 제조 비용이 더 많이 든다. 플립칩과 같은 기술 대신 와이어 본딩을 사용하여 비용을 줄일 수 있다.
집적 회로 패키징 역사
초기 집적 회로는 세라믹 플랫팩에 패키징되었으며, 군대에서는 신뢰성과 작은 크기 때문에 수년 동안 사용했다. 1970년대에 사용된 다른 유형의 패키징은 ICP(Integrated Circuit Package)라고 불렸는데, 이는 트랜지스터 패키지와 마찬가지로 리드가 한쪽에 동축으로 위치한 세라믹 패키지(때로는 둥근 모양)였다.
상업용 회로 패키징은 빠르게 이중 직렬 패키지(DIP)로 전환되었으며, 처음에는 세라믹으로, 나중에는 플라스틱으로 만들어졌다. 1980년대에는 VLSI 핀 수가 DIP 패키징의 실용적인 한계를 초과하여 핀 그리드 배열(PGA) 및 리드리스 칩 캐리어(LCC) 패키지로 이어졌다. 표면 실장 패키징은 1980년대 초에 등장하여 1980년대 후반에 인기를 얻었으며, 갈매기 날개 또는 J-리드 형태의 더 미세한 리드 피치를 사용했다. 예를 들어, 소형 외곽 집적 회로는 동등한 DIP보다 약 30~50% 적은 면적을 차지하고 일반적인 두께는 70% 더 얇다.
집적 회로 패키징 역사
다음으로 큰 혁신은 패키지의 표면 전체에 상호 연결 단자를 배치하여 이전 패키지 유형(외부 둘레만 사용)보다 더 많은 연결을 제공하는 면적 배열 패키지였다. 최초의 면적 배열 패키지는 세라믹 핀 그리드 배열 패키지였다. 얼마 지나지 않아 또 다른 유형의 면적 배열 패키지인 플라스틱 볼 그리드 배열(BGA)은 가장 일반적으로 사용되는 패키징 기술 중 하나가 되었다.
1990년대 후반에는 플라스틱 쿼드 플랫팩(PQFP)과 박형 소형 외곽 패키지(TSOP)가 고핀 수 장치에 가장 흔하게 사용되는 PGA 패키지를 대체했지만, PGA 패키지는 여전히 마이크로프로세서에 자주 사용된다. 그러나 업계 선두 주자인 인텔과 AMD는 2000년대에 PGA 패키지에서 랜드 그리드 배열(LGA) 패키지로 전환했다.
집적 회로 패키징 역사
볼 그리드 배열(BGA) 패키지는 1970년대부터 존재했지만, 1990년대에 플립칩 볼 그리드 배열(FCBGA) 패키지로 발전했다. FCBGA 패키지는 기존의 어떤 패키지 유형보다 훨씬 높은 핀 수를 허용한다. FCBGA 패키지에서 다이는 거꾸로(뒤집어서) 장착되며, 와이어가 아닌 인쇄 회로 기판과 유사한 기판을 통해 패키지 볼에 연결된다. FCBGA 패키지는 입력/출력 신호 배열(Area-I/O라고 함)이 다이 주변부에 한정되지 않고 다이 전체 표면에 분포될 수 있도록 한다. BGA용 세라믹 기판은 유기 기판으로 대체되어 비용을 절감하고 기존 PCB 제조 기술을 사용하여 제조 과정에서 더 큰 PCB 패널을 사용함으로써 한 번에 더 많은 패키지를 생산할 수 있게 되었다.
다이에서 패키지를 거쳐 인쇄 회로 기판으로 나가는 트레이스는 온칩 신호와는 매우 다른 전기적 특성을 가진다. 이들은 특별한 설계 기술이 필요하며, 칩 자체에 한정된 신호보다 훨씬 많은 전력이 필요하다.
최근 개발은 SiP(시스템 인 패키지) 또는 3차원 집적 회로라고 불리는 단일 패키지에 여러 다이를 적층하는 것으로 구성된다. 종종 세라믹인 작은 기판에 여러 다이를 결합하는 것을 MCM 또는 멀티칩 모듈이라고 한다. 큰 MCM과 작은 인쇄 회로 기판 사이의 경계는 때때로 모호하다.
집적 회로 패키징 작동
전통적인 IC의 경우, 웨이퍼 다이싱 후 진공 팁 또는 흡입 컵을 사용하여 다이싱된 웨이퍼에서 다이를 집어 올리고 다이 접착 과정을 거친다. 다이 접착은 다이를 패키지 또는 지지 구조(헤더)에 장착하고 고정하는 단계이다. 고전력 응용 분야에서는 다이가 일반적으로 예를 들어 금-주석 또는 금-실리콘 땜납을 사용하여 (우수한 열 전도) 패키지에 공융 결합된다. 저비용, 저전력 응용 분야에서는 다이가 에폭시 접착제를 사용하여 기판(예: 인쇄 회로 기판)에 직접 접착되는 경우가 많다.
대안으로 다이는 땜납을 사용하여 부착할 수 있다. 이러한 기술은 일반적으로 다이가 와이어 본딩될 때 사용되며, 플립칩 기술이 적용된 다이는 이러한 부착 기술을 사용하지 않는다.
IC 본딩은 다이 본딩, 다이 어태치, 다이 마운트라고도 불린다.
다음 작업은 패키징 단계에서 본딩, 캡슐화, 웨이퍼 본딩 단계로 나뉘어 수행된다. 이 목록은 포괄적이지 않으며, 모든 패키지에 대해 모든 작업이 수행되는 것은 아니다. 이 과정은 패키지 유형에 따라 크게 달라지기 때문이다.
소결 다이 어태치는 반도체 다이를 기판 위에 놓고 제어된 환경에서 고온 및 고압에 노출시키는 공정이다.
프론트엔드 오브 라인
프론트엔드 오브 라인(front end of line, FEOL) 또는 전공정은 개별 부품(트랜지스터, 축전기, 저항기 등)이 반도체 기판에 패턴화되는 IC 제작의 첫 번째 부분이다. FEOL은 일반적으로 금속 인터커넥트 층의 증착을 제외한 모든 것을 포함한다.
프론트엔드 오브 라인 단계
CMOS 공정의 경우, FEOL은 절연된 CMOS 소자를 형성하는 데 필요한 모든 제조 단계를 포함한다.
마지막으로, 후속 금속화를 위한 접점을 준비하기 위해 표면을 처리한다. 이것으로 FEOL 공정, 즉 모든 장치 구축이 완료된다.
이러한 단계를 거친 후, 전기 회로를 구축하기 위해 장치들은 회로망에 따라 전기적으로 연결되어야 한다. 이것은 백엔드 오브 라인 (BEOL)에서 이루어진다. 따라서 BEOL은 개별 장치들이 연결되는 IC 제작의 두 번째 부분이다.
백엔드 오브 라인
백엔드 오브 라인(back end of line, BEOL) 또는 후공정은 장치가 이미 패턴화된 웨이퍼에 금속 인터커넥트 층을 증착하는 반도체 제조 공정이다. 이것은 프런트 엔드 오브 라인(FEOL) 이후 IC 제조의 두 번째 부분이다. BEOL에서는 개별 장치(트랜지스터, 커패시터, 저항 등)가 금속 배선이 증착되는 방식에 따라 서로 연결된다.
백엔드 오브 라인 금속화
개별 장치는 산화물 층(절연 목적)과 금속 층(인터커넥트 트랙용)을 번갈아 쌓아서 연결된다. 따라서 층 사이의 비아와 개별 층의 인터커넥트는 구조화 공정을 사용하여 형성된다.
일반적인 금속은 구리와 알루미늄이다. BEOL은 일반적으로 첫 번째 금속 층이 웨이퍼에 증착될 때 시작된다. BEOL에는 접점, 절연 층(유전체), 금속 레벨, 칩-패키지 연결을 위한 본딩 사이트가 포함된다. 현대 IC 공정의 경우 BEOL에 10개 이상의 금속 층을 추가할 수 있다.
1998년 이전에는 사실상 모든 칩이 금속 상호 연결 층에 알루미늄을 사용했지만, 오늘날에는 구리가 주로 사용된다.
백엔드 오브 라인 단계
BEOL의 단계는 다음과 같다:
BEOL 이후에는 "백엔드 공정"(후가공이라고도 함)이 있으며, 이는 클린룸에서 수행되지 않고 종종 다른 회사에서 수행된다.
여기에는 웨이퍼 테스트, 웨이퍼 백그라인딩, 다이 분리, 다이 테스트, IC 패키징 및 최종 테스트가 포함된다.
백엔드 오브 라인 추가 자료
〈Chapter 7.2.2: CMOS Process Integration: Backend-of-the-line Integration〉. 《CMOS: Circuit Design, Layout, and Simulation》. Wiley-IEEE. 2010. 199–208 [177–79]쪽. ISBN 978-0-470-88132-3.
"Chapter 2: Technology Know-How: From Silicon to Devices". Fundamentals of Layout Design for Electronic Circuits, by Lienig, Scheible, Springer, doi:10.1007/978-3-030-39284-0ISBN 978-3-030-39284-0, 2020. p. 82 (2.9.4 BEOL: Connecting Devices)
실리콘-저마늄
실리콘-저마늄(silicon–germanium) 또는 SiGe은 규소와 저마늄의 어떤 몰 비율을 가진 합금으로, 즉 Si1−xGex 형태의 분자식을 가진다. 이는 일반적으로 이종접합 양극성 트랜지스터를 위한 집적 회로(IC)의 반도체 재료로 사용되거나 CMOS 트랜지스터에 변형을 유도하는 층으로 사용된다. IBM은 1989년에 이 기술을 주류 제조에 도입했다. 이 비교적 새로운 기술은 혼합 신호 회로 및 아날로그 회로 IC 설계 및 제조 분야에서 기회를 제공한다. SiGe는 또한 고온 응용 분야(>700K)를 위한 열전 재료로 사용된다.
실리콘-저마늄 역사
SiGe에 대한 첫 번째 논문은 1955년에 실리콘-저마늄 합금의 자기저항효과에 대해 발표되었다. SiGe 장치에 대한 첫 언급은 실제로는 이종접합 양극성 트랜지스터(HBT)의 SiGe 베이스 개념이 1957년 물리학 설명과 함께 논의되었던 양극성 트랜지스터의 원래 특허에 있었다. 트랜지스터에 필요한 SiGe 이종구조의 첫 번째 에피택시 성장은 1975년에 독일 울름의 AEG 연구 센터(현재 다임러 벤츠)에서 에리히 카스퍼와 그의 동료들에 의해 분자선 에피택시(MBE)를 사용하여 시연되었다.
실리콘-저마늄 생산
실리콘-저마늄의 반도체로의 사용은 버나드 S. 마이어슨에 의해 옹호되었다.
실리콘-저마늄 생산
수십 년 동안 그 실현을 지연시켰던 난제는 저마늄 원자가 규소 원자보다 약 4% 더 크다는 것이었다. 규소 트랜지스터가 제조되던 통상적인 고온에서는 이러한 더 큰 원자를 결정질 규소에 추가함으로써 유도되는 변형이 엄청난 수의 결함을 생성하여 결과적인 재료가 전혀 쓸모없게 만들었다. 마이어슨과 동료들은 당시 고온 처리가 필수적이라고 여겨지던 가정이 잘못되었음을 발견했으며, 이로 인해 충분히 낮은 온도에서 SiGe 성장이 가능해져 실질적으로 결함이 형성되지 않았다. 이 기본적인 장애물을 해결하자, 결과적인 SiGe 재료가 기존의 저비용 규소 처리 도구 세트를 사용하여 고성능 전자로 제조될 수 있음이 입증되었다. 더 중요하게는, 결과적인 트랜지스터의 성능이 당시 전통적으로 제조된 규소 장치의 한계라고 생각되었던 것을 훨씬 초과하여, WiFi와 같은 새로운 세대의 저비용 상업용 무선 기술을 가능하게 했다. SiGe 공정은 규소 CMOS 제조와 유사한 비용을 달성하며, 비소화 갈륨과 같은 다른 이종접합 기술보다 저렴하다. 최근에는 고순도 Ge, SiGe 및 변형 규소와 같은 Ge 함유 박막의 MOVPE 증착을 위한 저메인의 덜 위험한 액체 대안으로 유기저마늄 전구체(예: 아이소부틸저메인, 알킬저마늄 삼염화물, 디메틸아미노저마늄 삼염화물)가 검토되었다.
SiGe 파운드리 서비스는 여러 반도체 기술 회사에서 제공된다. 어드밴스트 마이크로 디바이시스는 IBM과 SiGe 스트레스드 실리콘 기술 공동 개발을 발표했으며, 65 nm 공정을 목표로 하고 있다. TSMC 또한 SiGe 제조 능력을 판매한다.
2015년 7월, IBM은 7 nm 실리콘-저마늄 공정을 사용하여 작동하는 트랜지스터 샘플을 제작했다고 발표했으며, 이는 당시 공정보다 트랜지스터 수를 4배 늘릴 수 있음을 약속했다.
실리콘-저마늄 SiGe 트랜지스터
SiGe는 이종접합 양극성 트랜지스터와 CMOS 논리를 통합할 수 있게 하여, 혼합 신호 집적 회로에 적합하게 만든다. 이종접합 양극성 트랜지스터는 기존의 동종접합 양극성 트랜지스터보다 더 높은 순방향 이득과 낮은 역방향 이득을 가진다. 이는 더 나은 저전류 및 고주파 성능으로 이어진다. 조정 가능한 띠틈을 가진 이종접합 기술로서, SiGe는 규소 단독 기술보다 더 유연한 띠틈 튜닝 기회를 제공한다.
절연체 상 실리콘-저마늄(SGOI)은 현재 컴퓨터 칩에 사용되는 실리콘 온 인슐레이터(SOI) 기술과 유사한 기술이다. SGOI는 MOS 트랜지스터 게이트 아래의 결정격자에 변형을 가하여 마이크로칩 내부의 트랜지스터 속도를 증가시키며, 이는 향상된 전자 이동도와 더 높은 구동 전류를 유도한다. SiGe MOSFET은 또한 SiGe의 낮은 띠틈 값으로 인해 더 낮은 접합 누설을 제공할 수 있다. 그러나 SGOI MOSFET의 주요 문제는 표준 규소 산화 공정을 사용하여 실리콘-저마늄과 안정적인 산화물을 형성할 수 없다는 것이다.
실리콘-저마늄 열전 응용
SiGe의 열전 특성은 1964년에 처음 측정되었으며, p-SiGe는 1000°C에서 최대 약 0.7의 ZT를, n-SiGe는 1000°C에서 최대 약 1.0의 ZT를 가졌다. 이는 고온에서 가장 높은 성능을 가진 열전 재료 중 일부이다. 실리콘-저마늄 열전 장치 MHW-RTG3은 보이저 1호 및 보이저 2호 우주선에 사용되었다.
실리콘-저마늄 열전 장치는 카시니, 갈릴레오, 율리시스에 탑재된 다른 MHW-RTG 및 GPHS-RTG에도 사용되었다.
실리콘-저마늄 빛 방출
육각형 SiGe 합금의 조성을 제어함으로써 아인트호벤 공과대학교 연구원들은 빛을 방출할 수 있는 재료를 개발했다. 이는 전자적 특성과 결합하여 전기 전류 대신 빛을 사용하여 데이터 전송을 가능하게 하는 단일 칩에 통합된 레이저를 생산할 가능성을 열어주며, 데이터 전송 속도를 높이고 에너지 소비 및 냉각 시스템 필요성을 줄인다. 네덜란드 아인트호벤 공과대학교의 엘함 파달리(Elham Fadaly), 알랭 데이크스트라(Alain Dijkstra), 에릭 바커스(Erik Bakkers)와 독일 프리드리히 실러 대학교 예나의 젠스 르네 수커트(Jens Renè Suckert)가 주 저자인 국제 연구팀은 잡지 피직스 월드로부터 2020년 올해의 돌파구 상을 수상했다.
고유전율 유전체
반도체 산업에서 고유전율 유전체(high-κ dielectric)라는 용어는 이산화 규소에 비해 높은 유전율 (κ, Κ)을 가진 재료를 지칭한다. 고유전율 유전체는 반도체 제조 공정에서 일반적으로 이산화 규소 게이트 유전체 또는 다른 장치의 유전층을 대체하는 데 사용된다. 고유전율 게이트 유전체의 구현은 무어의 법칙 연장이라고 흔히 불리는 마이크로 전자 부품의 추가적인 소형화를 가능하게 하기 위해 개발된 여러 전략 중 하나이다.
이 재료들은 "high-κ" (하이 카파) 대신 "high-k" (하이 케이)라고 불리기도 한다.
고유전율 유전체 고유전율 재료의 필요성
이산화 규소 (SiO2)는 수십 년 동안 게이트 산화막 재료로 사용되어 왔다. 금속 산화물 반도체 전계효과 트랜지스터(MOSFET)가 크기가 줄어들면서, 이산화 규소 게이트 유전체의 두께는 단위 면적당 전기 용량을 증가시켜 구동 전류(단위 장치 너비당)를 높이고 장치 성능을 향상시키기 위해 꾸준히 감소해 왔다. 두께가 2 nm 미만으로 줄어들면 양자 터널링으로 인한 누설 전류가 급격히 증가하여 높은 전력 소비와 장치 신뢰성 저하를 초래한다. 이산화 규소 게이트 유전체를 고유전율 재료로 대체하면 게이트 두께를 줄일 수 있으므로 관련 누설 효과 없이 게이트 전기 용량을 증가시킬 수 있다.
MOSFET의 게이트 산화막은 평행판 축전기로 모델링할 수 있다. Si 기판 및 게이트로부터의 양자 역학적 및 공핍 효과를 무시하면, 이 평행판 축전기의 전기 용량 C는 다음과 같이 주어진다.
여기서
고유전율 유전체 고유전율 재료의 필요성
누설 제한이 t의 추가 감소를 제약하므로, 게이트 전기 용량을 증가시키는 대안적인 방법은 이산화 규소를 고유전율 재료로 대체하여 κ를 변경하는 것이다. 이러한 시나리오에서는 더 두꺼운 게이트 산화막 층이 사용될 수 있으며, 이는 구조를 통해 흐르는 누설 전류를 줄이고 게이트 유전체 신뢰성을 향상시킬 수 있다.
MOSFET의 드레인 전류 ID는 (점진 채널 근사를 사용하여) 다음과 같이 쓸 수 있다.
여기서
VG − Vth 항은 신뢰성 및 상온 작동 제약으로 인해 범위가 제한된다. 너무 큰 VG는 산화막 전체에 바람직하지 않은 높은 전기장을 생성하기 때문이다. 또한, 문턱 전압은 약 200 mV 아래로 쉽게 줄일 수 없는데, 이는 산화막 누설 증가(즉, 고유전율 유전체를 사용할 수 없다고 가정) 및 문턱 전압 이하 전도로 인한 누설 전류가 대기 전력 소비를 허용할 수 없는 수준으로 높이기 때문이다. (업계 로드맵 참조, 이는 문턱 전압을 200 mV로 제한하며, Roy et al. 참조). 따라서, 이 단순화된 요인 목록에 따르면, 증가된 ID,sat는 채널 길이의 감소 또는 게이트 유전체 전기 용량의 증가를 요구한다.
고유전율 유전체 재료 및 고려 사항
이산화 규소 게이트 유전체를 다른 재료로 교체하는 것은 제조 공정에 복잡성을 더한다. 이산화 규소는 하부 규소를 산화시켜 균일하고 등각적인 산화막과 높은 계면 품질을 보장할 수 있다. 결과적으로, 개발 노력은 제조 공정에 쉽게 통합될 수 있는 필수적으로 높은 유전율을 가진 재료를 찾는 데 집중되어 왔다. 다른 주요 고려 사항으로는 규소에 대한 띠 정렬(누설 전류를 변경할 수 있음), 필름 형태, 열 안정성, 채널 내 전하 운반자의 높은 전자 이동도 유지, 필름/계면의 전기적 결함 최소화 등이 있다. 상당한 관심을 받은 재료로는 하프늄 규산염, 지르코늄 규산염, 하프늄 산화물 및 이산화 지르코늄이 있으며, 일반적으로 원자층 증착을 사용하여 증착된다.
고유전율 유전체 내부의 결함 상태가 전기적 특성에 영향을 미칠 것으로 예상된다. 결함 상태는 예를 들어 영바이어스 열 자극 전류, 영온도 기울기 영바이어스 열 자극 전류 분광법 또는 비탄성 전자 터널링 분광법 (IETS)을 사용하여 측정할 수 있다.
고유전율 유전체 산업에서의 사용
산업계는 1990년대부터 질화 산화물 게이트 유전체를 사용해 왔으며, 이는 기존에 형성된 실리콘 산화막 유전체에 소량의 질소를 주입한 것이다. 질소 함량은 유전율을 미묘하게 높이며, 게이트 유전체를 통한 도펀트 확산에 대한 저항과 같은 다른 이점을 제공하는 것으로 생각된다.
2000년, 마이크론 테크놀로지의 구르테즈 산두와 트룽 T. 도안은 DRAM 메모리 장치용 원자층 증착 고유전율 박막 개발을 시작했다. 이는 90-nm 노드 DRAM을 시작으로 반도체 메모리의 비용 효율적인 구현을 이끌었다.
고유전율 유전체 산업에서의 사용
2007년 초, 인텔은 45나노미터 기술로 제작된 부품에 하프늄 기반 고유전율 유전체와 금속 게이트를 함께 도입했다고 발표했으며, 2007년 펜린이라는 코드명의 프로세서 시리즈에 이를 탑재했다. 동시에 IBM은 2008년 일부 제품에 하프늄 기반 고유전율 재료로 전환할 계획을 발표했다. 구체적으로 밝히지는 않았지만, 이러한 응용 분야에 사용되는 가장 가능성 높은 유전체는 질화 하프늄 규산염(HfSiON)의 한 형태이다. HfO2와 HfSiO는 도펀트 활성화 어닐링 동안 결정화에 취약하다. NEC 일렉트로닉스도 55nm UltimateLowPower 기술에 HfSiON 유전체 사용을 발표했다. 그러나 HfSiON조차도 트랩 관련 누설 전류에 취약하며, 이는 장치 수명 동안 스트레스가 증가함에 따라 증가하는 경향이 있다. 이러한 누설 효과는 하프늄 농도가 증가할수록 더욱 심해진다. 그러나 하프늄이 미래 고유전율 유전체의 사실상 기반이 될 것이라는 보장은 없다. 2006년 ITRS 로드맵은 2010년까지 고유전율 재료의 구현이 산업계에서 일반화될 것이라고 예측했다.
고유전율 유전체 더 읽어보기
"High dielectric constant gate oxides for metal oxide Si transistors" Robertson, J. (Rep. Prog. Phys. 69 327-396  2006) Institute Physics Publishing doi:10.1088/0034-4885/69/2/R02 High dielectric constant gate oxides]
구리 배선
구리 배선(copper interconnects)은 집적 회로에서 전달 지연과 전력 소비량을 줄이기 위해 사용된다. 구리는 알루미늄보다 더 좋은 도체이므로, 구리를 배선으로 사용하는 IC는 더 좁은 치수의 배선을 가질 수 있으며, 전기를 통과시키는 데 더 적은 에너지를 사용한다. 이러한 효과들이 합쳐져 더 좋은 성능의 IC를 만들게 된다. 구리 배선은 IBM이 모토로라의 도움을 받아 1997년에 처음 도입했다.
알루미늄에서 구리로의 전환은 금속을 패턴화하는 근본적으로 다른 방법뿐만 아니라 잠재적으로 손상될 수 있는 구리 원자로부터 실리콘을 격리하기 위한 배리어 금속층의 도입을 포함하여 제조 기술에 상당한 발전을 필요로 했다.
초고순도 구리 전기도금 방법은 1960년대 후반부터 알려져 있었지만, (서브)마이크론 비아 스케일(예: 마이크로칩)에 적용된 것은 1988-1995년부터였다 (그림 참조). 2002년까지 이 기술은 성숙해졌고, 이 분야의 연구 개발 노력은 감소하기 시작했다.
구리 배선 패터닝
어떤 형태의 휘발성 구리 화합물이 1947년부터 존재한다는 것이 알려져 있었지만, 세기가 진행됨에 따라 더 많은 것이 발견되었음에도 불구하고, 산업적으로 사용되는 것은 없었으므로 구리는 알루미늄에 성공적으로 사용되었던 포토레지스트 마스크 및 플라스마 식각의 이전 기술로는 패터닝할 수 없었다. 구리를 플라스마 식각할 수 없다는 것은 금속 패터닝 공정에 대한 급진적인 재고를 요구했고, 이 재고의 결과는 전통적인 금속 상감 기법과 유사하게 "다마신" 또는 "듀얼 다마신" 공정으로도 알려진 첨가 패터닝이라는 공정이었다.
구리 배선 패터닝
이 공정에서는 기본 실리콘 산화물 절연층이 도체가 위치해야 할 개방형 트렌치로 패턴화된다. 트렌치를 상당히 넘치게 채우는 두꺼운 구리 코팅이 절연체 위에 증착되고, 화학적 기계적 평탄화 (CMP)가 절연층 상단 위로 확장되는 구리 (오버버든이라고 함)를 제거하는 데 사용된다. 절연층 트렌치 내부에 가라앉은 구리는 제거되지 않고 패턴화된 도체가 된다. 다마신 공정은 일반적으로 다마신 단계당 단일 특징을 구리로 형성하고 채운다. 듀얼 다마신 공정은 일반적으로 한 번에 두 가지 특징을 구리로 형성하고 채우는데, 예를 들어 비아 위에 놓인 트렌치는 듀얼 다마신을 사용하여 단일 구리 증착으로 모두 채워질 수 있다.
연속적인 절연체 및 구리 층을 통해 다층 배선 구조가 생성된다. 층의 수는 IC의 기능에 따라 달라지며, 10개 이상의 금속 층도 가능하다. 평면적이고 균일한 방식으로 구리 코팅을 제거하는 CMP의 능력과 구리-절연체 계면에서 반복적으로 멈추는 CMP 공정의 능력 없이는 이 기술은 실현 불가능할 것이다.
구리 배선 배리어 금속
배리어 금속 층은 모든 구리 배선을 완전히 둘러싸야 한다. 왜냐하면 구리의 주변 재료로의 확산은 그 특성을 저하시킬 수 있기 때문이다. 예를 들어, 실리콘은 구리로 도핑될 때 깊은 준위 트랩을 형성한다. 이름에서 알 수 있듯이 배리어 금속은 구리 확산을 충분히 제한하여 구리 도체를 아래의 실리콘으로부터 화학적으로 격리해야 하지만, 좋은 전자 접촉을 유지하기 위해 높은 도전율을 가져야 한다.
배리어 필름의 두께도 상당히 중요하다. 너무 얇은 층에서는 구리 접촉이 연결된 장치 자체를 오염시키고, 너무 두꺼운 층에서는 두 배리어 금속 필름과 구리 도체의 스택이 알루미늄 배선보다 총 저항이 더 커져 어떤 이점도 상실된다.
구리 배선 배리어 금속
이전의 알루미늄에서 구리 기반 도체로의 도전율 개선은 미미했으며, 알루미늄과 구리의 벌크 도전율을 단순 비교하여 예상되는 만큼 좋지는 않았다. 구리 도체의 사방에 배리어 금속을 추가하면 순수하고 저저항인 구리로 구성된 도체의 단면적이 크게 줄어든다. 알루미늄은 실리콘이나 알루미늄 층에 직접 접촉할 때 낮은 옴 저항을 촉진하기 위해 얇은 배리어 금속이 필요했지만, 주변 실리콘 산화물 절연체로부터 알루미늄을 격리하기 위해 금속 라인의 측면에 배리어 금속이 필요하지는 않았다. 따라서 과학자들은 완충층을 사용하지 않고 구리의 실리콘 기판으로의 확산을 줄이는 새로운 방법을 찾고 있다. 한 가지 방법은 구리-게르마늄 합금을 배선 재료로 사용하여 완충층(예: 질화 타이타늄)이 더 이상 필요하지 않도록 하는 것이다. 에피택시얼 Cu3Ge 층은 평균 비저항 6 ± 1 μΩ cm 및 일함수 ~4.47 ± 0.02 eV를 각각 나타내어 구리의 좋은 대안으로 인정받고 있다.
구리 배선 일렉트로마이그레이션
금속 도체가 흐르는 전류의 영향으로 모양이 변형되어 결국 도체가 파손되는 현상인 일렉트로마이그레이션에 대한 저항은 알루미늄보다 구리에서 훨씬 우수하다. 이러한 일렉트로마이그레이션 저항의 개선은 알루미늄에 비해 주어진 크기의 구리 도체를 통해 더 높은 전류가 흐르도록 허용한다. 도전율의 소폭 증가와 일렉트로마이그레이션 저항 개선의 결합은 매우 매력적임을 입증했다. 이러한 성능 향상에서 파생된 전반적인 이점은 궁극적으로 고성능 반도체 장치를 위한 구리 기반 기술 및 제조 방법에 대한 전면적인 투자를 유도하기에 충분했으며, 구리 기반 공정은 오늘날 반도체 산업에서 최첨단 기술로 남아 있다.
구리 배선 구리의 초고순도 전기도금
2005년경 프로세서 주파수는 이전 몇 년 동안 온칩 트랜지스터 크기의 지속적인 감소로 인해 3GHz에 도달했다. 이 시점에서 배선의 정전용량 RC 결합이 속도(주파수) 제한 요인이 되었다.
R과 C를 모두 줄이는 과정은 1990년대 후반에 시작되었는데, 이때 낮은 R(저항)을 위해 알루미늄 (알루미늄)이 구리 (구리)로 대체되었고, 낮은 C(정전용량)를 위해 SiO2가 저유전율 유전체로 대체되었다. 구리는 상온에서 저비용 재료 중 가장 낮은 전자 저항을 가지며, 알루미늄보다 느린 일렉트로마이그레이션을 보이기 때문에 알루미늄의 대체물로 선택되었다. 주목할 점은 알루미늄 배선의 경우 패터닝 공정이 코팅되지 않은 영역에서 선택적인 알루미늄 식각(즉, 감산 제조 공정)을 포함하고, 이어서 유전체를 증착하는 것이었다. 구리를 공간적으로 선택적으로 식각하는 방법이 알려지지 않았기 때문에, 대신 유전체 식각(패터닝)이 구현되었다. 구리 증착(즉, 첨가 제조 공정)을 위해 1990년대 후반 IBM 팀은 전기도금을 선택했다. 이것이 반도체/마이크로칩 산업에서 "구리 혁명"을 시작하게 되었다.
구리 배선 구리의 초고순도 전기도금
구리 도금은 비아의 벽을 보호층(Ta, TaN, SiN 또는 SiC)으로 코팅하는 것으로 시작되며, 이는 구리가 실리콘으로 확산되는 것을 방지한다. 그런 다음 비아 벽에 얇은 시드 구리 층을 물리적 기상 증착한다. 이 "시드 층"은 다음 전기도금 단계의 촉진제 역할을 한다. 일반적으로 Cu2+ 이온의 느린 질량 수송으로 인해 전기도금은 비아 내부 깊은 곳에서 더 느리다. 이러한 조건에서는 비아 충전 시 내부에 공동이 형성된다. 이러한 결함을 피하려면 그림 A에 표시된 것처럼 상향식 충전(또는 초고순도 충전)이 필요하다.
초고순도 구리 전기도금용 액상 용액은 일반적으로 밀리몰 농도의 여러 첨가제를 포함한다: 염화 이온, 억제제(예: 폴리에틸렌글리콜), 가속제(예: 비스(3-술포프로필)이황화물) 및 평탄화제(예: 야누스 그린 B). 초고순도 금속 전기도금에 대한 두 가지 주요 모델이 제안되었다.
1) 곡률 강화 흡착물 농도(CEAC) 모델은 비아 바닥에 있는 구리 층의 곡률이 증가함에 따라 흡착된 가속제의 표면 피복도 증가하여 이러한 영역에서 동역학적으로 제한된 구리 증착을 촉진한다고 제안한다. 이 모델은 가속제의 역할을 강조한다.
구리 배선 구리의 초고순도 전기도금
2) S자형 음의 미분 저항(S-NDR) 모델은 대신 주 효과가 억제제에서 비롯된다고 주장한다. 억제제는 높은 분자량/느린 확산으로 인해 비아 바닥에 도달하지 않고 비아 상단에 우선적으로 흡착하여 구리 도금을 억제한다.
두 모델을 모두 지지하는 실험적 증거가 있다. 화해적인 의견은 상향식 비아 충전의 초기 단계에서 바닥에서 구리 도금 속도가 더 빠른 것은 PEG 억제제 분자가 부족하기 때문이며(이들의 확산 계수가 충분히 빠른 질량 수송을 제공하기에는 너무 낮음), 더 작고 빠르게 확산되는 분자인 가속제는 비아 바닥에 도달하여 억제제 없이 구리 도금 속도를 가속시킨다는 것이다. 도금 말기에는 가속제가 도금된 구리 표면에 고농도로 남아 최종 범프 형성을 유발한다.
트라이클로로실레인
트라이클로로실레인(Trichlorosilane, TCS)은 화학식 HCl3Si를 가지는 무기 화합물이다. 이것은 무색의 휘발성 액체이다. 정제된 트라이클로로실레인은 반도체 산업에서 초고순도 실리콘의 주요 전구체이다. 물에서는 급속히 분해되어 염산을 방출하면서 실록세인 중합체를 생성한다. 반응성과 넓은 가용성 때문에 실리콘을 함유한 유기 화합물 합성에 자주 사용된다.
트라이클로로실레인 생산
트라이클로로실레인은 수소화염소화 공정에서 300°C에서 분말화된 야금 등급 실리콘에 염화 수소를 불어넣어 생산된다. 화학반응식에 설명된 대로 수소도 생성된다.
Si + 3 HCl → HCl3Si + H2
80-90%의 수율을 달성할 수 있다. 주요 부산물은 사염화 규소 (화학식 SiCl4), 헥사클로로다이실레인 (Si2Cl6) 및 다이클로로실레인 (H2SiCl2)이며, 이들로부터 트라이클로로실레인은 증류를 통해 분리될 수 있다.
또한 직접 염소화 공정에서 사염화 규소로부터도 생산된다.
Si + 3 SiCl4 + 2 H2 → 4 HCl3Si
두 가지 방법 모두 널리 사용된다. 첫 번째 방법은 더 저렴하지만 수율을 제어하기 어렵다. 두 번째 방법은 그만큼의 제어가 필요하지 않지만, 첫 번째 방법에 비해 두 배의 자본 투자가 필요하고 65-90 kWh/kg 대신 120-200 kWh/kg을 소비한다. TCS의 증류는 TCS를 상당히 정제하며, 실리콘의 대부분의 불순물이 제거된다.
트라이클로로실레인 용도
트라이클로로실레인은 정제된 폴리실리콘 생산에 사용되는 기본 성분이다.
HCl3Si → Si + HCl + Cl2
이는 지멘스 공정이라는 화학기상증착 공정에서 사용될 수 있다.
하이드로실릴화를 통해 트라이클로로실레인은 다른 유용한 유기실리콘 화합물의 전구체이다.
RCH=CH2 + HSiCl3 → RCH2CH2SiCl3
이 반응 또는 유사한 반응의 유용한 제품으로는 옥타데실트라이클로로실레인 (OTS), 퍼플루오로옥틸트라이클로로실레인 (PFOTCS), 퍼플루오로데실트라이클로로실레인 (FDTS)이 있다. 이들 시약은 표면 과학 및 나노기술에서 자기 조립 단분자막을 형성하는 데 사용된다. 불소를 포함하는 이러한 층은 표면 에너지를 감소시키고 점착성을 줄인다. 이 효과는 일반적으로 MEMS 및 나노임프린트 리소그래피 (NIL)용 미세가공 스탬프 및 사출 성형 도구의 코팅으로 활용된다.
트라이클로로실레인은 벤조산에서 톨루엔 유도체로의 전환에서 시약이다. 2단계 반응의 첫 번째 단계에서 카르복실산은 먼저 트라이클로로실릴벤질 화합물로 전환된다. 두 번째 단계에서 벤질 실릴 유도체는 염기 존재 하에 톨루엔 유도체로 전환된다.
트라이클로로실레인 안전
트라이클로로실레인은 반응성이 매우 높으며, 많은 화합물에 격렬하게 (심지어 폭발적으로) 반응할 수 있다. 여기에는 물도 포함되며, 잠재적으로 이산화 규소, 염소 (원소), 수소, 염화 수소 (및 그 수용성 형태인 염산) 및 열을 생성할 수 있다. 트라이클로로실레인은 수분 (물) 및 습도만으로도 위험한 화학 반응을 일으킬 수 있으므로 비반응성 기체 하에서 취급 및 보관해야 한다. 트라이클로로실레인 유출은 수산화 나트륨 1:1 비율 또는 탄산수소 나트륨과 트라이클로로실레인 2:1 비율을 사용하여 중화할 수 있다. 화재는 알코올 내성 수성막 형성 폼 (AR-AFFF)을 사용하여 진압할 수 있다.
국제 반도체 기술 로드맵
국제 반도체 기술 로드맵(International Technology Roadmap for Semiconductors, ITRS)은 반도체 연구 조합이 조정하고 조직하며 반도체 산업의 전문가 집단이 만든 문서 모음이다. 이 전문가들은 중화민국, 대한민국, 미국, 유럽, 일본, 중국의 반도체 산업 협회를 포함한 후원 조직의 대표자들이었다.
2017년부터 ITRS는 더 이상 업데이트되지 않고 있다. 후속자는 International Roadmap for Devices and Systems이다.
이 문서들은 "ITRS는 기술 평가만을 위해 고안되었으며 개별 제품이나 장비에 관련된 상업적 고려 사항은 없다"는 면책 조항을 포함하고 있다.
이 문서들은 다음 기술 분야에 대해 약 15년 후까지의 연구 방향과 시간표에 대한 최상의 의견을 나타낸다:
국제 반도체 기술 로드맵 역사
집적 회로 또는 모든 반도체 소자를 구축하려면 포토리소그래피, 식각, 금속 증착 등 일련의 작업이 필요하다. 산업이 발전함에 따라 이러한 각 작업은 일반적으로 다양한 상업 회사에서 제작한 특수 기계로 수행되었다. 이러한 전문화는 업계 발전을 어렵게 만들 수 있는데, 이는 다른 필수 단계가 동시에 제공되지 않으면 한 회사가 신제품을 출시해도 소용이 없는 경우가 많기 때문이다. 기술 로드맵은 특정 기능이 언제 필요할지 알려줌으로써 이를 도울 수 있다. 그러면 각 공급업체는 퍼즐의 각 부분에 대해 이 날짜를 목표로 삼을 수 있다.
생산 도구가 전문 장비 공급업체로 점진적으로 외부화됨에 따라, 참여자들은 시장의 진화를 예측하고 IC 생산의 기술적 요구사항을 계획 및 통제하기 위한 명확한 로드맵의 필요성을 인식했다. 몇 년 동안 반도체 산업 협회(SIA)는 이 조정 책임을 미국에 부여했고, 이는 미국식 로드맵인 국가 반도체 기술 로드맵(NTRS)의 탄생으로 이어졌다.
국제 반도체 기술 로드맵 역사
1998년, SIA는 유럽, 일본, 한국, 대만 협회와 협력하여 최초의 글로벌 로드맵인 국제 반도체 기술 로드맵(ITRS)을 만들었다. 이 국제 그룹은 (2003년 판 기준) ITRS 내 워킹 그룹과 제휴한 936개 회사를 보유하고 있다.
조직은 기술 워킹 그룹(TWG)으로 나뉘었으며, 결국 그 수는 17개로 늘어났고, 각 그룹은 기술의 핵심 요소와 관련 공급망에 집중했다. 전통적으로 ITRS 로드맵은 짝수 해에 업데이트되고, 홀수 해에 완전히 개정되었다.
ITRS 로드맵의 마지막 개정판은 2013년에 발표되었다. 2013년 표의 스케일링 결과 뒤에 숨겨진 방법론과 물리학은 15년간 2028년까지의 더블 게이트 MOSFET을 다루는 트랜지스터 로드맵 예측을 위한 예측 전체 대역 원자 모델링에 설명되어 있다.
무어의 법칙의 일반적으로 인정되는 일몰과 함께 2016년 ITRS가 최종 로드맵을 발표함에 따라, IEEE의 리부팅 컴퓨팅 이니셔티브를 통해 International Roadmap for Devices and Systems(IRDS)라는 이름으로 보다 일반화된 로드매핑을 위한 새로운 이니셔티브가 시작되었다.