hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
CDNA (마이크로아키텍처) CDNA 1
120개의 컴퓨트 유닛(CU)은 4개의 비동기 컴퓨트 엔진(ACE)으로 구성되어 있으며, 각 ACE는 자체 독립적인 명령 실행 및 디스패치를 유지한다. CU 레벨에서 CDNA 컴퓨트 유닛은 GCN 유닛과 유사하게 구성된다. 각 CU에는 4개의 SIMD16이 포함되어 있으며, 각 SIMD16은 4개의 사이클 동안 64스레드 웨이브프론트(Wave64)를 실행한다.
CDNA는 HBM 클럭이 20% 향상되어 베가 20(GCN 5.0) 대비 약 200GB/s의 대역폭 증가를 가져왔다. 이 다이는 4MB의 공유 L2 캐시를 가지며, 이 캐시는 클럭당 2KB를 CU로 내보낸다. CU 레벨에서 각 CU는 자체 L1 캐시, CU당 64KB의 로컬 데이터 스토어(LDS), 그리고 모든 CU가 공유하는 4KB의 전역 데이터 스토어(GDS)를 가진다. 이 GDS는 제어 데이터, 축소 작업 또는 작은 전역 공유 표면으로 사용할 수 있다.
2022년 10월, 삼성은 MI100의 PIM(Processing-In-Memory) 특화 버전을 시연했다. 2022년 12월, 삼성은 96개의 수정된 MI100 클러스터를 선보였으며, 다양한 워크로드에서 처리 처리량이 크게 증가하고 전력 소비가 크게 감소했다고 밝혔다.
개별 컴퓨트 유닛은 GCN과 매우 유사하지만 CU당 4개의 매트릭스 유닛이 추가되었다. BF16, INT8, INT4 등 더 많은 데이터 유형이 지원된다. 매트릭스 유닛과 새로운 데이터 유형을 활용하는 작업의 광범위한 목록은 CDNA ISA 참조 가이드를 참조하십시오.
CDNA (마이크로아키텍처) CDNA 2
CDNA와 마찬가지로 CDNA 2도 알데바란이라는 이름의 단일 다이로 구성된다. 이 다이는 790 제곱 밀리미터로 추정되며, 280억 개의 트랜지스터를 포함하고 TSMC의 N6 노드에서 제조되었다. 알데바란 다이는 112개의 컴퓨트 유닛만 포함하며, 아르크투루스보다 6.67% 감소했다. 이전 세대와 마찬가지로 이 다이는 4096비트 메모리 버스를 포함하며, 현재 HBM2e를 사용하여 용량이 두 배로 증가하여 64GB에 달한다. CDNA 2의 가장 큰 변화는 두 개의 다이를 동일한 패키지에 배치할 수 있다는 점이다. MI250X는 2개의 알데바란 다이, 220개의 CU(다이당 110개) 및 128GB의 HBM2e로 구성된다. 이 다이들은 4개의 인피니티 패브릭 링크로 연결되며 호스트 시스템에 의해 독립적인 GPU로 주소 지정된다.
CDNA (마이크로아키텍처) CDNA 2
112개의 CU는 이전 세대의 30개 대신 4개의 비동기 컴퓨트 엔진으로 CDNA와 유사하게 구성되어 있으며, 각 엔진에는 28개의 CU가 있다. CDNA와 마찬가지로 각 CU에는 4개의 SIMD16 유닛이 포함되어 있으며, 4개의 사이클에 걸쳐 64스레드 웨이브프론트를 실행한다. 4개의 매트릭스 엔진과 벡터 유닛은 완전 속도 FP64에 대한 지원을 추가하여 이전 세대에 비해 성능이 크게 향상되었다. CDNA 2는 또한 여러 내부 캐시를 수정하여 대역폭을 전반적으로 두 배로 늘렸다.
CDNA 2의 메모리 시스템은 전반적으로 개선되었다. HBM2e로 전환하면서 용량이 64GB로 두 배가 되었고 대역폭도 약 3분의 1(약 1200GB/s에서 1600GB/s) 증가했다. 캐시 레벨에서 각 GCD는 16방향, 8MB L2 캐시를 가지고 있으며, 32개의 슬라이스로 분할되어 있다. 이 캐시는 클럭당 4KB, 슬라이스당 클럭당 128B를 내보내며, 이는 CDNA보다 대역폭이 두 배가 되었다. 또한, 4KB 전역 데이터 스토어가 제거되었다. L2 및 LDS를 포함한 모든 캐시는 FP64 데이터에 대한 지원이 추가되었다.
CDNA (마이크로아키텍처) CDNA 2
CDNA 2는 동일 패키지에 여러 GPU를 탑재한 최초의 제품을 선보인다. 두 개의 GPU 다이는 4개의 인피니티 패브릭 링크로 연결되어 총 양방향 대역폭이 400GB/s이다. 각 다이에는 8개의 인피니티 패브릭 링크가 포함되어 있으며, 각 링크는 16레인 인피니티 링크로 물리적으로 구현된다. AMD 프로세서와 페어링하면 인피니티 패브릭 역할을 한다. 다른 x86 프로세서와 페어링하면 PCI 익스프레스 4.0의 16개 레인으로 대체된다.
가장 큰 변화는 모든 컴퓨팅 요소에서 완전 속도 FP64 지원이 추가되었다는 점이다. 이로 인해 FP64 매트릭스 계산에서 4배 증가했으며, FP64 벡터 계산에서도 크게 증가했다. 또한 'V_PK_FMA_F32' 및 'V_PK_MUL_F32'와 같은 연산 코드와 함께 패키지된 FP32 연산 지원이 추가되었다. 패키지된 FP32 연산은 최대 2배의 처리량을 가능하게 하지만 코드 수정이 필요하다. CDNA와 마찬가지로 CDNA 2 연산에 대한 자세한 정보는 CDNA 2 ISA 참조 가이드를 참조하십시오.
CDNA (마이크로아키텍처) CDNA 3
이전 세대와 달리 CDNA 3은 AMD의 젠 2, 3, 4 제품군과 유사하게 멀티칩 시스템에 사용되는 여러 개의 다이로 구성된다. MI300 패키지는 비교적 거대하며, 5nm 공정으로 생산된 9개의 칩렛이 4개의 6nm 칩렛 위에 놓여 있다. 이것은 모두 8개의 HBM 배치를 사용하여 128GB의 HBM3와 결합되었다. 이 패키지에는 약 1460억 개의 트랜지스터가 포함되어 있다. 인스팅트 MI300X와 APU인 MI300A 형태로 제공된다. 이 제품들은 2023년 12월 6일에 출시되었다.
푸마 (마이크로아키텍처)
푸마 패밀리 16h(Puma Family 16h)는 AMD의 APU를 위한 저전력 마이크로아키텍처이다. 재규어의 2세대 버전으로 후속작이며, 동일한 시장을 목표로 하고 동일한 AMD 아키텍처 패밀리 16h에 속한다. 비마 프로세서 라인은 저전력 노트북을 목표로 하며, 멀린스는 태블릿 부문을 목표로 한다.
푸마 (마이크로아키텍처) 디자인
푸마 코어는 재규어와 동일한 마이크로아키텍처를 사용하며 디자인을 계승한다.
재규어와 마찬가지로 푸마 코어는 다음 명령어 집합과 명령어를 지원한다: MMX, SSE, SSE2, SSE3, SSSE3, SSE4a, SSE4.1, SSE4.2, AVX, F16C, CLMUL, AES, BMI1, MOVBE (Move Big-Endian 명령어), XSAVE/XSAVEOPT, ABM (POPCNT/LZCNT), 및 AMD-V.
푸마 (마이크로아키텍처) 푸마+
AMD는 푸마 마이크로아키텍처의 개정판인 푸마+를 출시했으며, 카리조-L APU 플랫폼에 통합되어 있다.
인텔 마이크로코드
인텔 마이크로코드(Intel microcode)는 인텔이 제조한 x86 프로세서 내부에서 실행되는 마이크로코드이다. 1990년대 중반에 도입된 P6 마이크로아키텍처 이후, 마이크로코드 프로그램은 출시 후 CPU에서 발견된 버그를 해결하기 위해 운영 체제 또는 바이오스 펌웨어에 의해 패치될 수 있다. 인텔은 원래 디자인 포 테스트(DFT) 이니셔티브에 따라 프로세서 디버깅을 위한 마이크로코드 업데이트를 설계했다.
펜티엄 FDIV 버그 이후, 패치 가능한 마이크로코드 기능은 제품 리콜을 할 필요 없이 현장에서 업데이트를 허용하는 더 넓은 목적을 갖게 되었다.
P6 및 이후 마이크로아키텍처에서는 x86 명령어가 특정 프로세서 및 스테핑 수준에 특정한 더 단순한 RISC 스타일의 마이크로 오퍼레이션으로 내부적으로 변환된다.
인텔 마이크로코드 P6 이전 마이크로코드
인텔 80486 및 AMD Am486에는 약 5000줄의 마이크로코드 어셈블리가 있으며, ROM에 저장된 총 약 240 Kbits이다.
인텔 마이크로코드 P6 및 이후 마이크로 오퍼레이션
펜티엄 프로부터, 대부분의 인텔 x86 프로세서에서는 명령어 인출 및 디코더 유닛에 의해 프로세서에 특정한 마이크로 오퍼레이션 시퀀스로 변환되어 프로세서에 의해 직접 실행된다. 마이크로코드에 구현된 명령어의 경우, 마이크로코드는 온칩 메모리에서 인출된 마이크로 오퍼레이션으로 구성된다.
펜티엄 프로에서는 각 마이크로 오퍼레이션은 72비트 너비:43 또는 118비트 너비이다.:2:14 여기에는 Opcode, 두 개의 소스 필드 및 하나의 대상 필드가 포함된다.:7 32비트 즉시 값을 저장할 수 있는 기능이 포함된다.:14 펜티엄 프로는 내부 마이크로코드 ROM에서 패리티 에러를 감지하고 이를 머신 체크 아키텍처(Machine Check Architecture)를 통해 보고할 수 있다.
마이크로 오퍼레이션은 최대 세 개의 소스 입력과 두 개의 대상 출력을 갖는 일관된 형식을 갖는다. 프로세서는 실행 전후에 이러한 입력을 실제 레지스터 파일(RRF)로 매핑하기 위해 레지스터 이름 변경을 수행한다. 비순차적 명령어 처리가 사용되므로 마이크로 오퍼레이션 및 해당 오퍼레이션이 나타내는 명령이 동일한 순서로 나타나지 않을 수 있다.
인텔 마이크로코드 P6 및 이후 마이크로 오퍼레이션
펜티엄 프로 개발 중, A2 및 B0 스테핑 사이에 여러 마이크로코드 수정 사항이 포함되었다. 펜티엄 II (P6 펜티엄 프로 기반)의 경우, MMX (명령어 집합)을 지원하기 위해 추가 마이크로 오퍼레이션이 추가되었다. 여러 경우에, 희귀한 코너 케이스를 신뢰할 수 있는 방식으로 처리하기 위해 "마이크로코드 어시스트"가 추가되었다.
펜티엄 4는 동시에 126개의 마이크로 오퍼레이션을 수행할 수 있다.:10 마이크로 오퍼레이션은 12,000개의 항목이 있는 실행 추적 캐시에 디코딩되어 저장되므로 동일한 x86 명령어의 반복적인 디코딩을 피할 수 있다.:5 여섯 개의 마이크로 오퍼레이션 그룹은 트레이스 라인으로 묶인다.:5 마이크로 오퍼레이션은 동일한 캐시 라인 내에서 추가 즉시 데이터 공간을 빌릴 수 있다.:49 예외 처리와 같은 복잡한 명령어는 마이크로코드 ROM으로 점프하게 된다.:6 펜티엄 4 개발 중 마이크로코드는 프로세서 버그의 14%를 차지했으며, 펜티엄 프로 개발 중에는 프로세서 버그의 30%를 차지했다.:35
인텔 마이크로코드 P6 및 이후 마이크로 오퍼레이션
2006년에 도입된 인텔 코어 (마이크로아키텍처)는 비교 후 점프를 포함한 일부 일반적인 명령어 쌍에 대해 "매크로 오퍼레이션 융합"을 추가했다. 코어의 명령어 디코더는 x86 명령어를 세 가지 다른 방식으로 마이크로코드로 변환한다:
인텔의 하이퍼스레딩 구현을 위한 동시 멀티스레딩의 경우, 마이크로코드 ROM, 트레이스 캐시 및 명령어 디코더는 공유되지만, 마이크로 오퍼레이션 대기열은 공유되지 않는다.
인텔 마이크로코드 업데이트 기능
1990년대 중반에 새로운 마이크로코드를 제공하는 기능은 처음에는 펜티엄 프로 바이오스 업데이트 기능이라고 불렸다. 사용자 모드 애플리케이션은 새로운 "바이오스 업데이트 데이터 블록"을 제공하기 위해 바이오스 인터럽트 호출을 수행해야 하며, 바이오스는 이를 부분적으로 검증하여 비휘발성 바이오스 메모리에 저장할 수 있으며, 이는 다음 부팅 시 설치된 프로세서에 제공될 수 있다.
인텔은 BUP_UTIL.EXE라는 프로그램을 배포했는데, 이 프로그램은 CHECKUP3.EXE로 이름이 변경되었으며 도스에서 실행할 수 있다. 여러 마이크로코드 업데이트 모음은 PEP6.PDB와 같이 .PDB 확장자로 숫자로 번호가 매겨져 연결되었다.:79
인텔 마이크로코드 업데이트 기능
프로세서는 내부 ROM에 저장된 마이크로코드 세트를 사용하여 부팅한다. 마이크로코드 업데이트는 별도의 SRAM과 마이크로코드 ROM 내에서 브레이크포인트 역할을 하는 "일치 레지스터" 세트를 채워 SRAM의 업데이트된 마이크로 오퍼레이션 목록으로 점프할 수 있게 한다. 마이크로코드 명령어 포인터(UIP)와 모든 일치 레지스터 사이에서 일치가 수행되며, 일치가 발생하면 SRAM에 저장된 업데이트된 마이크로코드의 해당 대상 마이크로코드 주소로 점프한다.:3 원래 P6 아키텍처에서는 SRAM에 60개의 마이크로 오퍼레이션을 위한 공간과 여러 개의 일치/대상 레지스터 쌍이 있다.:3 ROM 마이크로코드에서 SRAM에 저장된 패치된 마이크로코드로 점프하는 데는 한 명령 주기가 걸린다. 일치 레지스터는 마이크로코드 일치 주소와 마이크로코드 대상 주소로 구성된다.
마이크로코드 업데이트를 시작하려면 프로세서가 보호 링 0 ("Ring 0")에 있어야 한다.:1 대칭형 다중 처리 구성에서 각 CPU는 개별적으로 업데이트해야 한다.:1
업데이트는 eax 레지스터에 주소를 넣고, ecx = 0x79로 설정한 후, wrmsr(모델별 레지스터 쓰기)를 실행하여 시작된다.:435
인텔 마이크로코드 업데이트 기능
인텔은 마이크로코드 업데이트를 2,048(2킬로바이트) 바이너리 블롭으로 배포한다. 이 업데이트에는 업데이트 대상 프로세서에 대한 정보가 포함되어 있어 CPUID 명령어 결과와 비교하여 확인할 수 있다. 구조는 48바이트 헤더 뒤에 업데이트할 프로세서가 직접 읽도록 의도된 2,000바이트가 이어진다.
각 블록은 다르게 인코딩되며, 2,000바이트의 대부분은 구성 프로그램 및 SRAM 마이크로 오퍼레이션 내용 자체보다 훨씬 작으므로 사용되지 않는다. 업데이트가 프로세서에 적용될 수 있는지에 대한 최종 결정 및 검증은 프로세서를 통한 복호화 과정에서 수행된다. 각 마이크로코드 업데이트는 특정 CPU 수정에 맞춰져 있으며, 다른 스테핑 수준의 CPU에서는 거부되도록 설계되었다. 마이크로코드 업데이트는 위변조 방지 및 검증 활성화를 위해 암호화된다.
펜티엄에는 두 개의 암호화 계층이 있으며, 정확한 세부 사항은 인텔이 명시적으로 문서화하지 않았으며, 직원 10명 미만만이 알고 있다.
인텔 아톰, 네할렘 및 샌디브리지에 대한 마이크로코드 업데이트에는 17진수의 지수를 갖는 2048비트 RSA 모듈러스가 포함된 추가 520바이트 헤더가 포함된다.:7,8
인텔 마이크로코드 디버깅
확장 실행 추적을 활성화하기 위해 특수 디버깅 전용 마이크로코드를 로드할 수 있으며, 이는 브레이크포인트 모니터 핀을 통해 추가 정보를 출력한다. 펜티엄 4에서는 특수 마이크로코드를 로드하면 마이크로코드 확장 실행 추적 모드에 액세스할 수 있다. JTAG 테스트 액세스 포트(TAP)를 사용할 때, 브레이크포인트 컨트롤 레지스터 쌍은 마이크로코드 주소에서 브레이크를 허용한다.
1980년대 중반 NEC와 인텔은 마이크로코드 저작권에 대한 오랫동안 진행된 미국 연방 법원 소송을 벌였다. NEC는 인텔 8086 CPU의 2차 공급원으로서 NEC μPD8086을 사용하고 있었으며, 인텔과 장기적인 특허 및 저작권 크로스 라이선스 계약을 체결하고 있었다. 1982년 8월 인텔은 마이크로코드 구현에 대한 저작권 침해로 NEC를 고소했다. NEC는 클린룸 설계를 통해 자사 V20 및 V30 프로세서의 마이크로코드 구현 유사성이 복사본이 아닌 아키텍처가 요구하는 제약으로 인한 것임을 입증하여 승소했다.
인텔 마이크로코드 디버깅
인텔 386은 마이크로코드와 프로그래머블 로직 어레이의 내장 자체시험을 수행할 수 있으며, 자체 테스트 값은 EAX 레지스터에 저장된다. BIST 중 마이크로프로그램 카운터는 모든 ROM을 순회하는 데 재사용되며, 결과는 다중 입력 시그니처 레지스터(MISR) 및 선형 피드백 시프트 레지스터 네트워크를 통해 수집된다. 인텔 486 시작 시, 하드웨어 제어 BIST는 220 클럭 사이클 동안 실행되어 마이크로코드 ROM을 포함한 다양한 어레이를 확인하며, 그 후 제어는 레지스터 및 계산 단위의 추가 자체 테스트를 위해 마이크로코드로 전환된다. 인텔 486 마이크로코드 ROM은 250,000개의 트랜지스터를 가지고 있다.
AMD는 인텔의 286, 386 및 486 마이크로코드를 재사용하는 장기 계약을 맺고 있었다. 2004년 10월, 법원은 이 계약이 AMD가 인텔의 486 인서킷 에뮬레이션(ICE) 마이크로코드를 배포하는 것을 포함하지 않는다고 판결했다.
인텔 마이크로코드 디버깅
직접 접근 테스트(DAT)는 인텔 CPU에 포함된 디자인 포 테스트(DFT) 및 디버그 설계를 위한(DFD) 이니셔티브의 일부로서, 판매 전 개별 CPU의 전체 커버리지 테스트를 허용한다.
2020년 5월, Control Register Bus (CRBUS)에서 직접 읽는 스크립트(JTAG USB-A to USB-A 3.0 with Debugging Capabilities에서 "Red Unlock"을 악용한 후, D+, D− 및 Vcc 없음)을 사용하여 골드몬트 CPU의 Local Direct Access Test (LDAT) 포트에서 읽고 로드된 마이크로코드 및 패치 배열을 읽었다. 이러한 배열은 CPU가 특정 모드로 설정된 후에만 접근 가능하며, 오프셋 0x6a0을 통해 접근되는 5개의 배열로 구성된다.
캐스케이드레이크
캐스케이드레이크(Cascade Lake)는 인텔의 코드네임으로, 2019년 4월에 출시된 14 nm 서버, 워크스테이션 및 하이엔드 프로세서 세대이다. 인텔의 프로세스-아키텍처-최적화 모델에서 캐스케이드레이크는 스카이레이크의 최적화이다. 인텔은 이 세대가 3D XPoint 기반 메모리 모듈을 지원하는 최초의 세대가 될 것이라고 밝혔다. 또한 딥 러닝 부스트(DPL) 명령어와 멜트다운 및 스펙터 완화 기능을 갖추고 있다. 인텔은 2020년 2월 24일에 새로운 제온 확장형 SKU를 공식 출시했다.
캐스케이드레이크 캐스케이드레이크 프로세서 목록
캐스케이드레이크-AP는 제온 플래티넘 9200 시리즈로 브랜드화되었으며 모든 SKU는 마더보드에 납땜되어 있다. 이 CPU는 옵테인 메모리와 함께 작동하지 않는다.
굵은 글씨는 2020년 2월 24일 출시된 새로운 SKU를 나타낸다.
굵은 글씨는 2020년 2월 24일 출시된 새로운 SKU를 나타낸다.
굵은 글씨는 2020년 2월 24일 출시된 새로운 SKU를 나타낸다.
굵은 글씨는 2020년 2월 24일 출시된 새로운 SKU를 나타낸다.
라이언 코브
라이언 코브(Lion Cove)는 인텔이 설계한 x86, 64비트, 양방향 CPU 코어 아키텍처이다. 라이언 코브 코어는 코어 울트라 시리즈 2 애로우레이크 및 루나레이크 프로세서에 탑재된다.
라이언 코브 아키텍처
라이언 코브는 인텔의 밀도 최적화된 E-코어 아키텍처에 비해 더 넓은 정수 및 벡터 실행 장치, 더 넓은 페치 및 증가된 코어 주파수를 통해 높은 컴퓨팅 성능을 제공하는 것을 목표로 하는 성능 코어 아키텍처이다.
인텔은 라이언 코브 P-코어에서 레드우드 코브에 비해 IPC가 14% 향상되었다고 주장한다. 인텔은 "생산성에 직접적으로 기여하지 않는 트랜지스터는 설계에서 제거"하려는 의도로 라이언 코브 설계 프로세스에 접근하여 단일 스레딩 및 코어 영역 효율성에 집중하기 위해 코어 설계를 간소화했다. 오리 렘펠은 라이언 코브 P-코어 설계의 수석 엔지니어였다.
라이언 코브 아키텍처
명령어를 패치, 디코딩 및 발행하는 라이언 코브 코어의 프런트 엔드는 더 넓고 깊어졌다. 명령어 큐에서 8방향 디코딩이 이루어지며, 이는 레드우드 코브의 6방향 디코딩에서 증가한 것이다. 마찬가지로, 라이언 코브의 Out-of-Order 엔진은 8방향 할당/이름 변경 큐를 사용하며, 이는 레드우드 코브의 6방향 큐에서 증가했다. Out-of-Order 엔진은 리네이머와 스케줄링을 전용 정수 및 벡터 도메인으로 분할하여 인텔이 향후 설계에서 Out-of-Order 엔진의 완전한 재설계 없이 각 도메인을 독립적으로 수정할 수 있도록 한다. 두 도메인 모두 마이크로 연산 큐에 대한 자체 개별 액세스를 갖는다. 더 큰 연산 캐시 크기와 더 긴 큐는 더 큰 캐시에 더 많은 마이크로 연산이 저장되므로 디코딩 로직을 다시 켜야 할 필요가 없어 효율성에 도움이 된다.
라이언 코브 아키텍처
분기 예측은 라이언 코브에서 강화되었으며, 코어의 예측 블록은 레드우드 코브보다 8배 넓다. 코어의 분기 예측기는 분기 코드 경로 또는 분기가 있을 때 결과를 예측하려고 시도한다. 라이언 코브의 L0 분기 대상 버퍼(BTB) 캐시는 256 엔트리로 두 배 증가하여, 취해진 분기에 대한 더 많은 대상 주소를 저장할 수 있으며 이는 다음 분기를 예측하고 미스 횟수를 줄이는 데 사용될 수 있다.
라이언 코브는 정수 ALU 수를 6개로 늘렸다. 레드우드 코브는 256비트 와이드 파이프를 사용하는 5개의 ALU를 포함했다. 정수 곱셈 유닛 수는 1개에서 3개로 증가하여, 코어가 사이클당 하나 이상의 정수 곱셈 연산을 수행할 수 있다.
라이언 코브 아키텍처
라이언 코브의 인텔 벡터 엔진 설계는 이제 젠 이후 AMD에서 사용하는 설계와 더 유사하며, 부동소수점 및 벡터 실행을 위한 4개의 파이프를 갖는다. 이 파이프 중 2개는 부동소수점 곱셈 및 곱셈-덧셈을 처리하고, 다른 2개 파이프는 부동소수점 덧셈을 처리한다. 부동소수점 나누기 유닛 수는 1개에서 2개로 증가했으며 처리량이 향상되었다. 정렬 벡터 명령어를 처리하기 위해 벡터 엔진은 4개의 SIMD ALU를 포함하며, 이는 레드우드 코브의 3개에서 증가했다.
라이언 코브는 AVX-512 명령어를 지원하지만, 애로우레이크 및 루나레이크와 같은 이기종 프로세서 세대에서는 비활성화되어 있다. 이는 이기종 비서버 제품에서 AVX-512 지원이 비활성화된 골든 코브, 랩터 코브 또는 레드우드 코브와 다르지 않다.
라이언 코브 아키텍처
라이언 코브는 3개가 아닌 4개의 캐싱 계층을 갖는 확장된 캐시 계층 구조를 도입한다. 2015년 특정 브로드웰 SKU에서 인텔은 4단계 캐시처럼 작동하는 128MB EDRAM을 추가했다. 그러나 이 eDRAM은 CPU 코어와 그래픽 간의 느린 공유 메모리 형태로서 별도의 다이에 배치되었으므로 기존 캐시는 아니었으며, 메모리 액세스 요청을 줄이는 것이 의도된 목적이었다. 브로드웰의 L3 캐시는 eDRAM에 비해 사이클당 대기 시간이 3배 짧고 대역폭이 3배 이상이었다. 새로운 수준의 기존 캐시 추가 측면에서 인텔이 마지막으로 이를 수행한 것은 2003년 펜티엄 4 익스트림 에디션에 L3 캐시를 추가했을 때였다.
라이언 코브의 L0 캐시는 다른 CPU 코어 아키텍처에서는 L1 데이터 및 명령어 캐시로 알려져 있던 것이다. 인텔은 최근 코어 아키텍처에서 더 큰 L0 캐시 크기를 유지하지만, 스카이레이크 이후 볼 수 없었던 4사이클까지 부하 사용 대기 시간을 줄이는 데 성공했으며, 사이프레스 코브의 3사이클 및 골든 코브의 2사이클(모두 3GHz 미만의 낮은 주파수에서 실행될 때)보다는 여전히 높으며, 레드우드 코브의 5사이클보다는 낮다.
라이언 코브 아키텍처
라이언 코브 코어의 새로운 192KB L1 캐시는 코어 내부의 L0 데이터 및 명령어 캐시와 코어 외부의 L2 캐시 사이의 중간 수준 버퍼 캐시 역할을 한다. L2 캐시에 액세스할 필요 없이 L0 데이터 캐시 미스 발생 시 대기 시간을 줄이는 데 초점을 맞추고 있다. L1 캐시에서 데이터에 액세스하는 것은 9사이클의 대기 시간을 가지며, 이는 L2 캐시에 액세스하는 데 따른 대기 시간의 거의 절반이다.
L2 캐시는 라이언 코브 코어 아키텍처에 중요하다. 인텔은 L2 캐시에 의존하여 코어를 L3 캐시의 느린 성능으로부터 격리하기 때문이다. 라이언 코브는 제품에 따라 2.5MB에서 3MB까지 구성 가능한 L2 캐시를 수용하도록 설계되었다. 루나레이크의 라이언 코브 구현은 2.5MB L2 캐시를 포함하고 있으며, 애로우레이크의 라이언 코브 변형은 3MB L2 캐시를 포함한다. 라이언 코브의 더 큰 L2 캐시는 골든 코브, 랩터 코브, 레드우드 코브와 같은 인텔의 이전 몇 세대 P-코어에서 L2 캐시 크기를 늘리는 추세를 이어가고 있다. 이전 세대 레드우드 코브 P-코어 아키텍처는 2MB L2 캐시를 특징으로 했다. 그러나 캐시 크기가 증가하면 종종 대기 시간이 증가한다. 라이언 코브의 L2 캐시는 17사이클의 대기 시간을 가지며, 이는 레드우드 코브의 16사이클 대기 시간보다 증가한 것이다. 이론적으로 L2 캐시는 사이클당 110바이트의 대역폭을 제공할 수 있지만, 루나레이크에서는 절전을 위해 사이클당 64바이트로 제한되었다.
단일 라이언 코브 코어가 L3 캐시에 액세스할 때 읽기 대역폭은 레드우드 코브의 사이클당 16바이트에서 라이언 코브의 사이클당 10바이트로 역행했다. 이러한 낮은 데이터 읽기 및 쓰기 대역폭에도 불구하고, 라이언 코브의 L3 데이터 액세스 대기 시간은 루나레이크에서 75사이클에서 51사이클로 감소했다. 그러나 애로우레이크의 라이언 코브는 P-코어와 E-코어 모두가 L3 캐시를 공유하므로 더 긴 링 버스 설계로 인해 84사이클의 훨씬 높은 대기 시간을 겪는다.
루나레이크의 L3 캐시는 4개의 라이언 코브 P-코어 전용이며, 4개의 E-코어는 L3 캐시 없이 별도의 "섬"에 위치한다.
팬서레이크
팬서레이크(Panther Lake)는 아래 뜻을 함의한다.
팬서레이크 (마이크로프로세서)
팬서레이크(Panther Lake)는 인텔에서 개발한 코어 울트라 시리즈 3 프로세서의 코드명이다. 팬서레이크 프로세서는 PCIe 5.0을 지원한다. 데스크톱 프로세서에서는 Thunderbolt 5를 사용할 수 있다. DDR5는 JEDEC 표준이 될 예정이다. 첫 팬서레이크 프로세서는 2025년 하반기에 출시될 예정이며, 2026년에 대량 생산될 예정이다. LGA 1851 소켓의 수명은 2026년까지 계획되어 있다.
팬서레이크 (마이크로프로세서) 설계 및 개발
인텔은 TSMC를 사용하는 대신 자체적으로 팬서레이크 생산을 추진하고 있다. 인텔은 또한 자체 생산을 위해 노바레이크도 개발하고 있다. TSMC는 2차 공급원 역량을 보유하고 있어 인텔 자체 생산 능력을 보완할 수 있다.
이전에는 인텔이 20A를 고려했으나, D1X 힐즈버러 (오리건주) 팹 개조가 거의 완료됨에 따라 18A로 결정했다. 인텔의 모든 공장은 힐즈버러에서 300 mm 웨이퍼를 채택했으며, 대부분의 업계도 300 mm 웨이퍼로 전환했다. 인텔은 여전히 캐논레이크와 아이스레이크에 대해 우려하고 있다. 랩터레이크, 메테오레이크, 애로우레이크 프로세서는 점진적인 전환점을 맞이했다. 인텔은 회사의 경쟁력을 유지하기 위한 14A를 개발하고 있다. 메테오레이크는 chiplets를 도입했다.
팬서레이크 (마이크로프로세서) 설계 및 개발
새로운 쿠거 코브 성능 코어는 메테오레이크보다 약간 더 나은 성능을 제공할 예정이다. 스카이몬트 효율 코어도 재설계될 가능성이 높다. 인텔 18A는 RibbonFET 설계를 사용하여 누설을 줄인다. FinFET과 달리 시트의 너비와 수를 모두 변경하여 구동 강도나 주어진 전압에서 트랜지스터가 구동할 수 있는 전류량을 조절할 수 있다. 시트의 너비는 8nm에서 50nm까지 다양하다. 나노시트의 너비는 Weff 또는 유효 너비로 알려져 있다.
PowerVia 백사이드 전력 공급 네트워크는 더 나은 에너지 효율성을 가능하게 한다. 인텔은 약 6%의 성능 향상을 가져올 것으로 보고 있다.
팬서레이크 (마이크로프로세서) 설명
팬서레이크는 인텔의 코어 울트라 시리즈 300 CPU로, 업데이트된 쿠거 코브 성능 코어와 수정된 다크몬트 E-코어를 특징으로 한다. 하지만 인텔 18A 공정은 인텔이 전세를 역전하고 제조 리더십을 되찾는 동시에 칩 생산의 대부분을 처리하려는 곳이다. 따라서 인텔이 팬서레이크를 최대한 밀어붙이는 것은 합리적이다. 수요에 따라 인텔은 팬서레이크가 모바일 장치 공급업체들에게 좋은 평가를 받아야 한다는 것을 알게 될 수도 있다.
코어 300H는 현재 55 W 전력 부근으로 설계된 것으로 알려져 있으며, 이는 보급형이 될 것이다.
(P+E+Xe) 4+8+4, 4+8+12 및 4+0+4가 개발 중인 모델 중 일부이다. 보도 자료가 나오는 대로 더 자세한 내용을 제공할 것이다.
팬서레이크 (마이크로프로세서) NPU
인텔은 AI 기능을 개발하고 있다. 인텔은 윈도우 코파일럿 및 구글 크롬 등을 지원하기 위해 5세대 NPU 설계를 제공할 것으로 예상된다. 모바일은 데스크톱 프로세서보다 뒤처져 있기 때문에 U 시리즈 프로세서에 NPU가 추가될지 여부는 불분명하다.
1세대 NPU는 2018년에, 2세대 2021년에, 3세대 2023년에, 4세대 2024년에 나왔으며, 팬서레이크와 함께 인텔은 5세대를 갖게 되었다. 엔비디아는 지포스 20 시리즈부터 AI 기능을 제공해 왔다. AMD는 인텔 및 엔비디아와 경쟁하여 XDNA 및 XDNA2를 보유하고 있다.
마이크로소프트 코파일럿은 40 TOPS의 성능을 가진 머신을 위해 설계되었다. 최신 CPU 칩렛 설계는 L3를 다이 밖으로 이동시켜 열 전력 제한을 극복할 수 있을 수 있다.
팬서레이크 (마이크로프로세서) GPU
코드명 셀레스티얼 GPU인 인텔 아크 Xe3 GPU는 노트북에 사용될 그래픽 카드이다. 팬서레이크 CPU와 함께 2025년 말에 출시될 예정이다. 인텔은 Xe3 드라이버 작업을 하고 있으며, 다음 세대 노트북이 출시될 때 준비될 것으로 알려져 있다.
팬서레이크 (마이크로프로세서) 디자인
팬서레이크는 최대 24코어(8개의 성능 코어와 16개의 효율 코어)와 32 스레드를 특징으로 한다. H 시리즈는 일반적으로 절반 정도의 코어를 가지며, U 시리즈의 디자인은 9~15W이다. 칩렛 디자인은 인텔이 추가적인 L3/L4 캐시 메모리를 제공할 수 있도록 할 수 있다.
웨스트미어 (마이크로아키텍처)
웨스트미어(Westmere, 이전 명칭: 네할렘-C)는 네할렘의 32nm 다이 슈링크의 코드명이다. 동일한 소켓을 공유하지만, 웨스트미어에는 인텔 HD 그래픽스가 포함되어 있는 반면 네할렘에는 없었다.
최초의 웨스트미어 기반 프로세서는 2010년 1월 7일에 인텔 코퍼레이션에서 출시되었다.
웨스트미어 아키텍처는 코어 i3, 코어 i5, 코어 i7, 펜티엄, 셀러론 및 제온과 같은 인텔 브랜드로 출시되었으며, DirectX 10.1 및 OpenGL 2.1을 지원한다.
웨스트미어 (마이크로아키텍처) 기술
웨스트미어에서 개선된 네할렘 기능은 다음과 같다.
웨스트미어 (마이크로아키텍처) 로드맵
네할렘 및 웨스트미어의 후속작은 샌디브리지이다.
사이릭스 5x86
사이릭스 5x86(Cyrix 5x86)은 사이릭스가 설계하고 1995년 6월 5일에 출시된 x86 마이크로프로세서 제품군이다. 팹리스 기업인 사이릭스는 IBM에서 칩을 제조했다. 이 제품군은 더 유명한 사이릭스 6x86보다 약 5개월 먼저 출시되었다. 사이릭스 5x86은 소켓 3 컴퓨터 시스템용으로 생산된 가장 빠른 CPU 중 하나였다. 75 MHz에서 인텔 펜티엄 프로세서보다 대부분의 응용 프로그램에서 더 나은 성능을 제공하는 사이릭스 Cx5x86은 펜티엄 오버드라이브 외에는 인텔 펜티엄 CPU를 처리할 수 없는 486 소켓 3 메인보드에 중급 성능 프로세서 옵션을 제공하여 격차를 메웠다.
IBM 5x86C는 IBM이 브랜드화하고 생산한 사이릭스 설계의 사이릭스 Cx5x86 CPU 버전이다. 이전 IBM x86 프로세서인 IBM 386SLC 및 IBM 486SLC는 수정된 인텔 설계를 기반으로 했다.
사이릭스 5x86 설계
"M1sc"라는 코드명을 가진 사이릭스 5x86 프로세서는 사이릭스 6x86에 사용된 "M1" 코어의 축소 버전을 기반으로 하여 6x86 설계에 비해 트랜지스터를 50% 줄이면서도 80%의 성능을 제공했다. 일반적인 486 프로세서의 32비트 메모리 버스를 가졌지만, 내부적으로는 사이릭스 6x86, AMD K5, 인텔 펜티엄과 같은 5세대 프로세서는 물론 6세대 인텔 펜티엄 프로와도 공통점이 많았다. 이 칩은 i486 명령어에 대한 거의 완전한 지원을 제공했지만, 펜티엄 명령어에 대한 지원은 매우 제한적이었다. CPU의 일부 성능 향상 기능은 출시 전에 수정되지 않은 잠재적으로 안정성을 위협하는 버그로 인해 의도적으로 비활성화되었다 (이 기능은 무료로 다운로드 가능한 소프트웨어 유틸리티로 활성화할 수 있다; 아래 참조).
사이릭스 5x86 설계
비슷한 이름의 SGS-Thomson (ST마이크로일렉트로닉스) ST5x86 및 IBM 5x86C는 사이릭스 설계의 라이선스 재브랜드 제품이었다 (IBM과 ST는 사이릭스의 CPU를 물리적으로 생산했다). 별도로 판매되었지만, 사이릭스가 출시하지 않은 75 MHz 에디션의 가용성과 약간의 전압 요구 사항 차이를 제외하고는 실제로는 동일했다. 그러나 사이릭스 5x86 설계는 비슷한 이름의 AMD Am5x86과 혼동해서는 안 된다. AMD Am5x86은 기본적으로 클럭 속도를 4배 높인 486이었다 (사이릭스 제품과 같은 완전히 새로운 설계는 아니었다). 하지만 성능은 대체로 비슷했고 동일한 소켓 3를 사용했으며 같은 해 말에 출시되었다.
사이릭스의 5x86은 시장 수명이 6개월에 불과한 매우 짧은 칩이었다. 사이릭스는 소켓 3 기반 프로세서를 계속 성공적으로 판매할 수도 있었지만, 당시 새로 출시된 6x86 제품과 경쟁하지 않도록 5x86을 취소했다.
사이릭스 5x86 논란과 이상 현상
공식 사이릭스 5x86 웹사이트는 최종 버전에서 기본적으로 비활성화된 칩의 여러 기능을 자랑했다. 이러한 기능 중 가장 논란이 되었던 것은 분기 예측 기능이었다. 이 기능은 회사 웹사이트에서 칩을 인텔 펜티엄 프로세서와 비교할 때 벤치마크 결과에서 활성화되었다. 특수 소프트웨어 유틸리티를 사용하여 추가 기능을 활성화하는 것은 가능했지만, 특히 초기 스테핑 레벨 칩에서 32비트 코드를 실행할 때 시스템이 불안정해지는 경우가 많았다.
사이릭스 5x86의 133 MHz, 클럭 속도를 4배 높인 버전에 대한 많은 소문도 있다. 133 MHz 버전은 매우 드물지만, 업그레이드 키트 제조업체, 특히 Gainbery에게 우선적으로 제공되었다. 100 및 120 MHz 부품 중 일부는 4배 배율 설정에 대한 지원도 포함하고 있으며, 이러한 칩 중 일부는 133 MHz에서도 작동할 수 있다. 그러나 5x86은 오버클럭이 잘 되는 것으로 알려져 있지 않다. 일반적으로 120 MHz는 제조 공정의 한계를 넘어서는 것으로 간주된다. 80 MHz (2×40 MHz) 5x86도 존재하지만, 공식적으로 출시되었는지 여부는 불분명하다.
사이릭스 5x86 논란과 이상 현상
IBM의 5x86C는 사이릭스 브랜드 부품보다 더 보수적으로 평가되었고 낮은 전압 (3.3V)에서 작동했다. 예를 들어 사이릭스가 100 MHz 부품으로 평가한 것을 IBM은 75 MHz로 표시했다. IBM 5x86C는 75 MHz 및 100 MHz 부품으로 제공되었다. 120 MHz 부품도 소수 존재하지만, IBM이 클럭 속도를 낮추기로 결정하기 전에 생산되었음을 나타내는 초기 생산 날짜를 가지고 있다. 5x86C는 사이릭스 브랜드 부품보다 훨씬 더 긴 생산 기간을 가졌다. IBM은 적어도 1998년 후반까지 5x86C를 계속 생산했지만 (쿼드 플랫 패키지만 해당), 사이릭스 자체 부품은 1996년에 단종되었다. 4배 배율 또는 스테핑 1 개정 3 코어를 구현하는 부품은 존재하지 않는 것으로 알려져 있다.
사이릭스 5x86 사양
100 MHz 가능 에디션, 33 MHz (33×3) 및 50 MHz (50×2) 프론트 사이드 버스용
100 MHz 가능 에디션, 33 MHz (33×3) 및 25 MHz (25×4) 프론트 사이드 버스용
120/133 MHz 가능 에디션, 40 MHz (40×3) 및 33 MHz (33×4) 프론트 사이드 버스용.
사이릭스 6x86
사이릭스 6x86(Cyrix 6x86)은 1995년 사이릭스에서 설계 및 출시한 6세대 32비트 X86 마이크로프로세서 라인이다. 팹리스 기업인 사이릭스는 IBM과 SGS-Thomson에서 칩을 제조했다. 6x86은 인텔의 펜티엄 마이크로프로세서 라인의 직접적인 경쟁자로 만들어졌으며 핀 호환이 되었다.
6x86 개발 당시, 대부분의 애플리케이션(사무용 소프트웨어와 게임)은 거의 전적으로 정수 연산을 수행했다. 설계자들은 미래의 애플리케이션이 이러한 명령어 집중을 유지할 가능성이 높다고 예측했다. 따라서 CPU의 가장 유력한 애플리케이션이라고 생각되는 성능을 최적화하기 위해 정수 실행 자원에 대부분의 트랜지스터 예산을 할당했다.
사이릭스 6x86
이것은 나중에 전략적인 실수로 판명되었는데, P5 펜티엄의 인기로 인해 많은 소프트웨어 개발자들이 P5 펜티엄의 긴밀하게 파이프라인되고 지연 시간이 짧은 FPU를 활용하기 위해 어셈블리어 코드를 수동으로 최적화하기 시작했기 때문이다. 예를 들어, 기대를 모았던 1인칭 슈팅 게임 퀘이크는 P5 펜티엄의 FPU를 거의 전적으로 중심으로 설계된 고도로 최적화된 어셈블리 코드를 사용했다. 결과적으로 P5 펜티엄은 이 게임에서 다른 CPU보다 훨씬 뛰어난 성능을 보였다.
사이릭스가 내셔널 세미컨덕터에 의해 인수된 후 VIA에 의해 인수된 후에도 6x86은 2000년대 초반까지 생산되었다.
사이릭스 6x86 역사
이전에 "M1"이라는 코드명으로 알려진 6x86은 1995년 10월 사이릭스에 의해 발표되었다. 출시 당시에는 100 MHz(P120+) 버전만 출시되었지만, 120 MHz(P150+) 버전은 1995년 중반에, 133 MHz(P166+) 모델은 나중에 출시될 예정이었다. 100 MHz(P120+) 6x86은 대량으로 OEM에 칩당 450달러에 공급되었다.
1996년 2월 중순, 사이릭스는 6x86 모델 라인에 P166+, P150+, P133+를 추가한다고 발표했다. 칩을 생산한 IBM도 자체 버전의 칩을 판매할 것이라고 발표했다.
6x86 P200+는 1996년 말에 계획되었으며, 결국 6월에 출시되었다.
사이릭스 6x86 역사
M2 (6x86MX)는 1996년 중반에 개발 중이라고 처음 발표되었다. MMX 및 32비트 최적화가 포함될 예정이었다. M2는 레지스터 이름 변경, 비순차적 완료, 투기적 실행과 같은 인텔 펜티엄 프로와 동일한 기능을 일부 포함할 예정이었다. 또한 원래의 6x86과 펜티엄 프로의 16 KB보다 더 큰 64 KB 캐시를 갖출 예정이었다. 1997년 3월 M2 프로세서 라인 출시 시기에 대해 질문을 받았을 때, 사이릭스 UK 사장 브렌든 셰리는 "5월이 될 것이라고 읽었지만, 우리는 처음부터 2분기 후반이라고 말했고, 저는 그것을 달성할 것이라고 꽤 확신합니다."라고 말했다.
6x86L은 원래 6x86 라인의 열 문제를 해결하기 위해 1997년 1월에 처음 출시되었다. 6x86L은 낮은 Vcore 전압을 가졌고 분할 전원 평면 전압 조정기가 필요했다.
1997년 4월에 6x86 프로세서를 사용한 첫 노트북이 판매되었다. 타이거다이렉트에서 판매되었으며 12.1인치 DSTN 디스플레이, 16MB 메모리, 10배속 CD-ROM, 1.3GB 하드 디스크 드라이브를 탑재했으며 기본 가격은 1,899달러였다.
사이릭스 6x86 역사
이후 1997년 5월 말 27일에 사이릭스는 1997년 6월 컴퓨텍스 전날 새로운 칩 라인(6x86MX)의 세부 사항을 발표할 것이라고 밝혔다. 시리즈의 저가형 모델인 PR166 6x86MX는 190달러에 판매되었고, 고가형인 PR200 및 PR233 버전은 240달러와 320달러에 판매되었다. 사이릭스의 칩 생산을 담당한 IBM도 자체 버전을 판매할 예정이었다. 사이릭스는 1997년 6월까지 수만 개를 출하하고 연말까지 최대 100만 개를 출하하기를 희망했다. 사이릭스는 또한 1997년 말까지 266 MHz 칩을, 1998년 1분기에 300 MHz 칩을 출시할 것으로 예상했다. 이들은 부동소수점 성능이 약간 향상되어 더하기 및 곱하기 시간을 1/3로 줄였지만 여전히 인텔 펜티엄보다 느렸다. M2는 또한 완전한 MMX 명령어, 원래 16KB보다 큰 64KB 캐시를 갖추고 있으며, 원래 6x86 라인의 3.3V보다 낮은 2.5V 코어 전압을 가졌다.
내셔널 세미컨덕터는 1997년 7월 사이릭스를 인수했다. 내셔널 세미컨덕터는 고성능 프로세서에는 관심이 없었지만 시스템 온 칩 장치에 관심이 있었고 사이릭스의 초점을 미디어GX 라인으로 전환하기를 원했다.
사이릭스 6x86 역사
1998년 1월 내셔널 세미컨덕터는 0.25 미크론 공정 기술로 6x86MX 프로세서를 생산했다. 이로써 칩 크기는 150 제곱 밀리미터에서 88로 줄어들었다. 내셔널은 8월까지 MII 및 MediaGX 생산을 0.25로 전환했다.
1998년 9월, 내셔널 세미컨덕터는 사이릭스와의 IBM 라이선스 파트너십을 종료했다고 발표했다. 이는 내셔널이 자체 시설에서 사이릭스 칩 생산을 늘리기를 원했기 때문이며, IBM이 사이릭스의 칩을 생산하는 것이 IBM이 자체 버전의 사이릭스 칩 가격을 자주 낮게 책정하여 수익 손실과 같은 문제를 야기했기 때문이다. 내셔널은 파트너십을 종료하기 위해 IBM에 5,000만~5,500만 달러를 지불할 예정이었고, 이는 다음 해 4월에 종료될 예정이었다. 내셔널은 그 후 칩 생산을 메인주 사우스 포틀랜드에 있는 자체 시설로 이전할 예정이었다.
사이릭스 MII는 1998년 5월에 출시되었다. 이 칩들은 사람들이 기대했던 것과는 달리, 6x86MX의 리브랜딩에 불과하여 큰 기대를 모으지 못했다. 12월 기준으로 이 칩들은 MII-333이 80달러, MII-300이 59달러, MII-266이 55달러, MII-233이 48달러였다.
사이릭스 6x86 역사
1999년 5월, 내셔널 세미컨덕터는 상당한 손실로 인해 PC 칩 시장에서 철수하기로 결정하고 사이릭스 CPU 부문을 매물로 내놓았다.
VIA는 1999년 6월 사이릭스 라인을 인수하여 고성능 프로세서 개발을 중단했다. MII-433GP는 사이릭스가 생산한 마지막 프로세서가 되었다. 또한 VIA 인수 이후 6x86/L은 단종되었지만, 6x86MX/MII 라인은 VIA에서 계속 판매되었다.
VIA는 2000년대 초반까지 MII를 계속 생산했다. VIA 사이릭스 MII가 출시되면 단종될 것으로 예상되었다. 그러나 MII는 2003년 중반/후반까지 판매 가능했으며, VIA 웹사이트에서 10월까지 제품으로 표시되었고 네트워크 컴퓨터와 같은 장치에서 계속 사용되었다.
사이릭스 6x86 아키텍처
6x86은 슈퍼스칼라와 슈퍼파이프라이닝이며 레지스터 이름 변경, 투기적 실행, 비순차적 명령어 처리, 데이터 의존성 제거를 수행한다. 그러나 센타우르의 윈칩과 마찬가지로 펜티엄 프로와 K5에서 마이크로 오퍼레이션으로 동적 번역 방식을 도입한 경쟁사인 인텔과 AMD와 달리 네이티브 X86 실행과 일반적인 마이크로코드만 계속 사용했다. 6x86은 인텔 P54C 펜티엄과 소켓 호환이 되며, 6가지 성능 수준(PR 90+, PR 120+, PR 133+, PR 150+, PR 166+, PR 200+)으로 제공되었다. 이 성능 수준은 칩 자체의 클럭 속도와 일치하지 않는다 (예: PR 133+는 110MHz에서 실행되고, PR 166+는 133MHz에서 실행되는 등).
내부 캐시와 관련하여 16-KB 기본 캐시와 기본 캐시와 함께 256바이트 완전 연관 명령어 라인 캐시가 포함되어 있으며, 이는 기본 명령어 캐시 역할을 한다.
사이릭스 6x86 아키텍처
6x86 및 6x86L은 인텔 P5 펜티엄 명령어 집합과 완전히 호환되지 않으며 멀티 프로세서 기능을 사용할 수 없다. 이러한 이유로 이 칩은 자체적으로 80486으로 식별하며 기본적으로 CPUID 명령어를 비활성화했다. CPUID 지원은 먼저 확장 조건 코드 레지스터를 활성화한 다음 CCR4에서 비트 7을 설정하여 활성화할 수 있었다. 완전한 P5 펜티엄 호환성 부족으로 인해 프로그래머가 P5 펜티엄 전용 명령어를 사용하기 시작하면서 일부 애플리케이션에서 문제가 발생했다. 일부 회사는 자사 제품이 6x86에서 작동하도록 패치를 출시했다.
펜티엄과의 호환성은 타임 스탬프 카운터를 추가하여 P5 펜티엄의 RDTSC 명령어를 지원함으로써 6x86MX에서 개선되었다. 펜티엄 프로의 CMOVcc 명령어 지원도 추가되었다.
사이릭스 6x86 성능
AMD가 K5 및 초기 K6 프로세서에 대해 했던 것과 마찬가지로, 사이릭스는 PR 등급(성능 등급)을 사용하여 자체 성능을 인텔 P5 펜티엄 (P55C 이전)과 비교했다. 6x86의 P5 펜티엄 대비 클럭당 성능이 더 높았기 때문에 더 높은 클럭의 펜티엄 부품과 비교하여 정량화할 수 있었다. 예를 들어, 133 MHz 6x86은 166 MHz P5 펜티엄과 같거나 더 나은 성능을 보이며, 결과적으로 사이릭스는 133 MHz 칩을 P5 펜티엄 166과 동등한 것으로 마케팅할 수 있었다. 그러나 PR 등급은 6x86의 성능을 전적으로 진실되게 표현한 것은 아니었다.
사이릭스 6x86 성능
6x86의 정수 성능은 P5 펜티엄보다 현저히 높았지만, 부동 소수점 성능은 다소 평범했다. 486 FPU 성능의 클럭 사이클당 2~4배(연산 및 정밀도에 따라 다름)였다. 6x86의 FPU는 사이릭스의 이전 고성능 8087/80287/80387 호환 코프로세서 개발에 사용된 회로와 거의 동일했으며, 당시로서는 매우 빨랐다. 사이릭스 FPU는 80387보다 훨씬 빨랐으며, 심지어 80486 FPU보다도 빨랐다. 그러나 새롭고 완전히 재설계된 P5 펜티엄 및 P6 펜티엄 프로-펜티엄 III FPU보다는 여전히 상당히 느렸다. P5/P6 FPU의 주요 특징 중 하나는 FPU 및 정수 명령어의 인터리빙을 설계에 지원한다는 점이었지만, 사이릭스 칩은 이를 통합하지 않았다. 이로 인해 이를 활용하는 게임 및 소프트웨어에서 사이릭스 CPU의 성능이 매우 저조했다.
따라서 클럭별로 매우 빨랐음에도 불구하고 6x86 및 MII는 AMD K6 및 인텔 P6 펜티엄 II가 항상 클럭 속도에서 앞서 있었기 때문에 저가형 시장에서 경쟁해야 했다. 6x86 및 MII의 구세대 "486 클래스" 부동 소수점 장치와 최신 P6 및 K6 칩과 비교하여 최선이었던 정수 섹션이 결합되어 사이릭스는 더 이상 성능 면에서 경쟁할 수 없게 되었다.
사이릭스 6x86 모델 및 변형
6x86 (코드명 M1)는 1996년 사이릭스에서 출시되었다. 1세대 6x86은 열 문제가 있었다. 이것은 주로 당시 다른 x86 CPU보다 높은 열 발생량 때문에 발생했으며, 따라서 컴퓨터 제조 업체는 때때로 적절한 냉각 장치를 갖추지 않았다. 이 CPU는 최대 약 25 W의 열 발생량을 보였으며 (AMD K6와 유사), 반면 P5 펜티엄은 피크 시 약 15W의 폐열을 발생시켰다. 그러나 두 수치 모두 몇 년 후 많은 고성능 프로세서가 발생하는 열의 일부에 불과할 것이다. 원래 M1 직후 M1R이 출시되었다. M1R은 SGS-Thomson 3M 공정에서 IBM 5M 공정으로 전환되어 6x86 칩 크기가 50% 작아졌다.
6x86L (코드명 M1L)은 나중에 사이릭스에서 열 문제를 해결하기 위해 출시되었다. L은 저전력을 의미한다. 개선된 제조 기술로 인해 더 낮은 Vcore를 사용할 수 있었다. 펜티엄 MMX와 마찬가지로 6x86L은 I/O 및 CPU 코어에 대해 별도의 전압이 있는 분할 전원 평면 전압 조정기가 필요했다.
사이릭스 6x86 모델 및 변형
또 다른 6x86의 출시인 6x86MX는 MMX 호환성 및 EMMI 명령어 세트를 추가했으며, 타임 스탬프 카운터 및 CMOVcc 명령어를 각각 추가하여 펜티엄 및 펜티엄 프로와의 호환성을 향상시키고 기본 캐시 크기를 64 KB로 4배 증가시켰다. 256바이트 명령어 라인 캐시는 스크래치패드 캐시로 전환하여 멀티미디어 작업 지원을 제공할 수 있다. 이 칩의 후기 개정판은 펜티엄 II 프로세서와 더 잘 경쟁하기 위해 MII로 이름이 변경되었다. 6x86MX / MII는 시장 출시가 늦었고 당시 사용된 제조 공정으로는 클럭 속도가 제대로 확장되지 못했다.
엔비디아 GTC
엔비디아 GTC(Nvidia GTC, GPU 테크놀로지 컨퍼런스)는 개발자, 엔지니어, 연구원, 발명가, IT 전문가를 한자리에 모으는 인공지능(AI) 개발자를 위한 국제 컨퍼런스이다. 주요 주제는 AI, 컴퓨터 그래픽스, 데이터 사이언스, 기계 학습 및 자율 머신이다. 각 컨퍼런스는 엔비디아 CEO이자 창립자인 젠슨 황의 기조 연설로 시작되며, 이어서 전 세계 전문가들과의 다양한 세션 및 강연이 이어진다.
이 컨퍼런스는 2009년 캘리포니아 산호세에서 GPU를 통해 컴퓨팅 문제를 해결할 수 있는 잠재력에 처음 초점을 맞춰 시작되었다. 최근 몇 년 동안 컨퍼런스는 인공지능의 응용 및 딥 러닝의 다양한 응용 분야로 초점을 옮겼는데, 여기에는 자율주행차, 의료, 고성능 컴퓨팅, 전문 시각화 및 엔비디아 딥 러닝 연구소(DLI) 교육이 포함된다.
엔비디아 GTC 역사
첫 GTC는 2009년 9월 30일부터 10월 2일까지 페어몬트 산호세 호텔에서 열렸으며 약 1,500명의 참석자를 끌어모았다. 첫 GTC는 매우 인기가 많아 예상보다 "수백 명 더 많은 사람"을 수용하게 되었고, 엔비디아는 컨퍼런스 2주 전에 "등록을 중단"할 수밖에 없었다. 뉴욕 타임스는 나중에 첫 GTC의 분위기를 학계 사람들이 포스터에 자신의 연구를 발표하는 사이언스 페어와 같았다고 묘사했다.
GTC 2009 이후 엔비디아는 훨씬 더 큰 산호세 컨벤션 센터를 GTC의 주요 장소로 사용해왔다. 엔비디아와 함께 GTC의 규모와 명성은 AI 붐 기간 동안 크게 증가했다.
엔비디아에 따르면, 젠슨 황은 각 GTC 전에 약 두 달 전부터 기조 연설을 계획하여 어떤 발표를 할지, 무대에서 무엇을 발표하거나 시연할지 결정한다. 그러나 황은 무대에서 "즉흥적으로" 말하며, 대본을 사용하지 않고 사전에 리허설도 하지 않는다.
엔비디아 GTC 역사
GTC 2018에는 8,400명 이상의 참석자가 모였다. 2020년 코로나 팬데믹으로 인해 GTC 2020은 디지털 이벤트로 전환되었으며 약 59,000명의 등록자를 모았다. 2021년 4월 12일 유튜브에서 스트리밍된 GTC 2021 기조 연설에는 엔비디아 옴니버스 실시간 렌더링 플랫폼을 사용하여 CGI로 제작된 부분이 포함되었다. CEO 젠슨 황의 모델을 포함한 이벤트의 사실적인 표현으로 인해 언론 매체들은 8월 11일 블로그 게시물에서 나중에 밝혀질 때까지 기조 연설의 일부가 CGI라는 것을 구별하지 못했다고 보도했다.