hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
버스 스누핑 스눕 필터
특정 캐시 블록에 대해 버스 트랜잭션이 발생하면 모든 스누퍼는 버스 트랜잭션을 스누핑해야 한다. 그런 다음 스누퍼는 해당 캐시 태그를 찾아 동일한 캐시 블록이 있는지 확인한다. 대부분의 경우 잘 최적화된 병렬 프로그램은 스레드 간에 데이터를 많이 공유하지 않으므로 캐시에는 캐시 블록이 없다. 따라서 캐시 블록을 가지고 있지 않은 캐시에 대한 스누퍼에 의한 캐시 태그 조회가 일반적으로 불필요한 작업이다. 그러나 태그 조회는 프로세서에 의한 캐시 접근을 방해하고 추가적인 전력 소비를 유발한다.
버스 스누핑 스눕 필터
불필요한 스누핑을 줄이는 한 가지 방법은 스눕 필터를 사용하는 것이다. 스눕 필터는 스누퍼가 캐시 태그를 확인해야 하는지 여부를 결정한다. 스눕 필터는 디렉터리 기반 구조이며 모든 일관성 트래픽을 모니터링하여 캐시 블록의 일관성 상태를 추적한다. 이는 스눕 필터가 캐시 블록의 복사본을 가지고 있는 캐시를 알고 있음을 의미한다. 따라서 캐시 블록의 복사본을 가지고 있지 않은 캐시가 불필요한 스누핑을 하는 것을 방지할 수 있다. 스눕 필터의 위치에 따라 세 가지 유형의 필터가 있다. 하나는 캐시 측면에 위치하며 일관성 트래픽이 공유 버스에 도달하기 전에 필터링을 수행하는 소스 필터이다. 다른 하나는 수신자 캐시에 위치하며 수신자 코어에서 불필요한 캐시 태그 조회를 방지하지만, 이 유형의 필터링은 소스에서 오는 초기 일관성 메시지를 방지하지 못한다. 마지막으로 네트워크 내 필터는 공유 버스 내부에서 동적으로 일관성 트래픽을 가지치기한다. 스눕 필터는 또한 포괄적(inclusive) 및 배타적(exclusive)으로 분류된다. 포괄적 스눕 필터는 캐시에서 캐시 블록의 존재를 추적한다. 그러나 배타적 스눕 필터는 캐시에서 캐시 블록의 부재를 모니터링한다. 즉, 포괄적 스눕 필터에서의 히트는 해당 캐시 블록이 캐시에 의해 보유되고 있음을 의미한다. 반면에 배타적 스눕 필터에서의 히트는 어떤 캐시도 요청된 캐시 블록을 가지고 있지 않음을 의미한다.
캐시 무효화
캐시 무효화(Cache invalidation)는 컴퓨터 시스템에서 캐시의 항목을 교체하거나 제거하는 프로세스이다.
이는 캐시 일관성 프로토콜의 일부로 명시적으로 수행될 수 있다. 이러한 경우, 프로세서는 메모리 위치를 변경한 다음 컴퓨터 시스템의 나머지 부분에서 해당 메모리 위치에 대한 캐시된 값을 무효화한다.
캐시 무효화 명시적 무효화
캐시 무효화는 새로운 콘텐츠를 클라이언트로 푸시하는 데 사용할 수 있다. 이 방법은 연결된 클라이언트에게 새로운 콘텐츠를 표시하는 다른 방법에 대한 대안으로 기능한다. 무효화는 애플리케이션 데이터를 변경하여 수행되며, 이는 클라이언트가 받은 정보가 오래되었음을 표시한다. 캐시가 무효화된 후, 클라이언트가 캐시를 요청하면 새로운 버전이 제공된다.
캐시를 무효화하는 세 가지 특정 방법이 있지만, 모든 캐싱 프록시가 이러한 방법을 지원하는 것은 아니다.
캐싱 프록시에서 콘텐츠를 즉시 제거한다. 클라이언트가 데이터를 다시 요청하면 애플리케이션에서 가져와 캐싱 프록시에 저장된다. 이 방법은 캐시된 콘텐츠의 모든 변형을 제거한다.
캐시된 콘텐츠를 사용할 수 있는 경우에도 애플리케이션에서 요청된 콘텐츠를 가져온다. 이전에 캐시에 저장된 콘텐츠는 애플리케이션에서 가져온 새 버전으로 대체된다. 이 방법은 캐시된 콘텐츠의 한 가지 변형만 영향을 미친다.
캐시된 콘텐츠에 대한 참조는 블랙리스트 (또는 차단 목록)에 추가된다. 클라이언트 요청은 이 블랙리스트와 대조하여 확인되며, 요청이 일치하면 애플리케이션에서 새 콘텐츠를 가져와 클라이언트에 반환하고 캐시에 추가한다.
캐시 무효화 명시적 무효화
이 방법은 퍼지와 달리 캐싱 프록시에서 캐시된 콘텐츠를 즉시 제거하지 않는다. 대신, 클라이언트가 해당 특정 정보를 요청한 후에 캐시된 콘텐츠가 업데이트된다.
업데이트된 콘텐츠를 클라이언트에 제공하는 캐시 무효화의 몇 가지 대안이 있다. 한 가지 대안은 TTL(time-to-live)을 매우 낮은 값으로 줄여 캐시된 콘텐츠를 빠르게 만료시키는 것이다. 또 다른 대안은 각 요청에서 캐시된 콘텐츠의 유효성을 검사하는 것이다. 세 번째 옵션은 클라이언트가 요청하는 휘발성 콘텐츠를 캐시하지 않는 것이다. 이러한 대안은 정보를 더 자주 요청하기 때문에 애플리케이션에 높은 부하를 발생시켜 문제를 일으킬 수 있다.
여러 객체를 무효화할 때 무효화를 사용하여 새로운 콘텐츠를 전송하는 것은 어려울 수 있다. 여러 표현을 무효화하면 애플리케이션에 복잡성이 추가된다. 캐시 무효화는 캐싱 프록시를 통해 수행되어야 하며, 이러한 요청은 캐싱 프록시의 성능에 영향을 미쳐 클라이언트에 정보가 더 느리게 전송되도록 할 수 있다.
드래곤 프로토콜
드래곤 프로토콜(영어: Dragon protocol)은 멀티프로세서 시스템에서 사용되는 업데이트 기반 캐시 일관성 프로토콜이다. 쓰기 전파는 여러 프로세서에 걸쳐 모든 캐시된 값을 직접 업데이트함으로써 수행된다. 드래곤 프로토콜과 같은 업데이트 기반 프로토콜은 캐시 블록에 대한 쓰기 이후에 다른 프로세서에 의한 여러 읽기가 뒤따를 때 효율적으로 작동하는데, 이는 업데이트된 캐시 블록이 모든 프로세서와 관련된 캐시에서 즉시 사용 가능하기 때문이다.
드래곤 프로토콜 상태
각 캐시 블록은 다음 네 가지 상태 중 하나에 있다: 독점-청결, 공유-청결, 공유-수정, 수정.
공유-청결 (Shared clean, Sc): 캐시 블록이 여러 프로세서의 캐시에 확실히 존재하며, 현재 프로세서가 해당 블록에 마지막으로 쓴 프로세서가 아님을 의미한다. 프로토콜에 의해 E와 Sc 상태는 별도로 유지되어 공유되지 않는 캐시 블록에 대한 읽기-쓰기 작업이 버스 트랜잭션을 유발하여 실행 속도를 늦추는 것을 방지한다. 이는 단일 스레드 프로그램에서 흔히 발생하는 상황이다.
공유-수정 (Shared modified, Sm): 블록이 여러 프로세서의 캐시에 존재하며, 현재 프로세서가 해당 블록을 마지막으로 수정한 프로세서임을 의미한다. 따라서 현재 프로세서는 해당 블록의 소유자라고 불린다. 무효화 프로토콜과 달리, 블록은 메인 메모리에 최신 상태일 필요는 없으며 프로세서에만 최신 상태이면 된다. 캐시 블록이 퇴거될 때 메인 메모리를 업데이트하는 것은 프로세서의 책임이다.
어떤 캐시 쌍에 대해 주어지는 캐시 블록의 허용되는 상태는 다른 캐시의 상태와 함께 다음과 같다 (위에서 약어된 상태 순서):
드래곤 프로토콜 트랜잭션
4개의 프로세서 트랜잭션과 2개의 버스 트랜잭션이 있다.
프로세서 읽기 (PrRd): 프로세서가 캐시에 있는 특정 캐시 블록에 대한 읽기를 성공적으로 완료할 때 발생한다.
프로세서 쓰기 (PrWr): 프로세서가 캐시에 있는 특정 캐시 블록에 대한 쓰기를 성공적으로 완료할 때 발생한다. 이는 프로세서가 해당 캐시 블록을 마지막으로 업데이트하게 만든다.
프로세서 읽기 미스 (PrRdMiss): 프로세서가 캐시에서 캐시 블록을 읽는 데 실패하고 메모리나 다른 캐시에서 블록을 가져와야 할 때 발생한다.
프로세서 쓰기 미스 (PrWrMiss): 프로세서가 캐시에서 캐시 블록에 쓰기를 실패하고 메모리나 다른 캐시에서 블록을 가져온 다음 쓰기를 수행해야 할 때 발생한다. 이는 다시 프로세서가 해당 캐시 블록을 마지막으로 업데이트하게 만든다.
버스 읽기 (BusRd): 프로세서가 캐시 블록의 최신 값을 가져오기 위해 버스를 요청할 때 발생하며, 이는 메인 메모리 또는 다른 프로세서의 캐시에서 가져올 수 있다.
드래곤 프로토콜 트랜잭션
플러시 (Flush): 프로세서가 전체 캐시 블록을 버스에 배치할 때 발생한다. 이는 프로세서가 캐시된 블록에 대해 메인 메모리에서 수행한 변경 사항을 반영하기 위한 것이다.
버스 업데이트 (BusUpd): 프로세서가 캐시 블록을 수정하고 다른 프로세서가 해당 캐시 블록을 업데이트해야 할 때 발생한다. 이는 쓰기 업데이트 프로토콜에만 고유한 특징이다. BusUpd는 캐시에 대한 쓰기가 메모리에 대한 쓰기보다 빠르기 때문에 Flush 작업보다 짧은 시간이 소요된다. 또 다른 주목할 점은 캐시가 캐시 블록의 로컬 복사본을 업데이트한 다음 버스 업데이트를 보내기 위해 버스를 요청할 수 없다는 것이다. 만약 이런 일이 발생하면 두 캐시가 독립적으로 로컬 복사본을 업데이트한 다음 버스를 요청할 가능성이 있다. 그런 다음 두 쓰기를 동시에 보게 되며, 이는 순차적 일관성을 따르지 않는다.
드래곤 프로토콜 트랜잭션
또한 공유 라인은 특정 캐시 블록이 여러 캐시에서 사용 가능한지 여부를 나타내는 데 필요하다. 이는 캐시 중 하나가 다른 블록을 업데이트할 필요 없이 블록을 퇴거할 수 있기 때문에 필요하다. 공유 라인은 블록이 하나의 캐시에만 사용 가능하고 버스 업데이트가 따라서 필요하지 않은 경우 메모리 및 버스 트랜잭션을 줄이는 데 도움이 된다. 공유를 감지하기 위한 이러한 전용 라인은 파이어플라이 프로토콜과 같은 쓰기 업데이트 프로토콜 전반에 걸쳐 볼 수 있으며 퓨처버스(IEEE 표준 P896.1)와 같은 버스 표준을 기반으로 구현된다.
드래곤 프로토콜 전이
블록의 현재 상태와 프로세서에 의해 시작된 트랜잭션에 따라 캐시 블록은 다음 상태 전이 중 하나를 거친다.
블록의 현재 상태와 버스에 의해 시작된 트랜잭션에 따라 캐시 블록은 다음 상태 전이 중 하나를 거친다.
드래곤 프로토콜 하위 수준 설계 선택
Sm 상태에서 캐시 블록을 가진 프로세서는 캐시 블록이 교체될 때 메인 메모리를 업데이트할 책임이 있다. 하지만 버스 업데이트 트랜잭션이 발생할 때마다 메인 메모리가 업데이트된다면 별도의 Sm 및 Sc 상태가 필요 없으며, 프로토콜은 단일 공유 상태로 충분하다. 그러나 이로 인해 훨씬 더 많은 메모리 트랜잭션이 발생하며 특히 여러 프로세서가 동일한 캐시 블록에 쓰기를 수행할 때 시스템 속도를 늦출 수 있다.
드래곤 프로토콜 하위 수준 설계 선택
이 프로토콜은 Sc 상태의 캐시 블록이 버스 활동 없이 조용히 교체될 수 있도록 허용한다. 다른 캐시에 Sc 블록이 교체되고 있음을 알리기 위해 브로드캐스트가 이루어진다면 다른 공유자가 없다면 공유 라인을 테스트하고 E 상태로 이동할 수 있다. 블록을 E 상태로 두는 장점은 블록이 나중에 쓰여지면 M 상태가 되고 버스 업데이트 트랜잭션을 생성할 필요가 없다는 것이다. 따라서 Sc 블록의 교체를 브로드캐스팅하는 비용으로 버스 업데이트 트랜잭션을 피할 수 있다. 그리고 교체 브로드캐스팅은 시간에 중요하지 않으므로 캐시가 즉시 교체를 처리할 필요가 없다면 단점은 없다. 반면에 캐시가 즉시 업데이트를 처리하지 않으면 순서가 뒤바뀐 업데이트가 발생할 수 있다. 이러한 경우 파이어플라이 프로토콜과 같은 세 가지 상태 업데이트 프로토콜이 성능 이점을 가질 수 있다.
드래곤 프로토콜 비교
쓰기 무효화는 다른 캐시 일관성 프로토콜 집합으로, 캐시 블록이 수정되면 다른 캐시에 있는 동일한 블록의 다른 값은 업데이트되지 않고 무효화된다. 쓰기 무효화 프로토콜은 동일한 캐시 블록에 대한 후속 쓰기가 많은 경우에 더 효율적인데, 무효화가 한 번 발생하고 다른 프로세서에 의한 추가 버스 트랜잭션이 방지되기 때문이다. 그러나 쓰기 업데이트 프로토콜은 블록에 대한 쓰기 뒤에 동일한 블록에 대한 여러 읽기가 뒤따르는 경우에 더 효율적이다. 다른 캐시된 값에 쓰자마자 업데이트하기 때문에 즉시 데이터에 접근할 수 있다. 이러한 경우 쓰기 무효화 프로토콜은 다른 캐시에서 캐시 블록이 수정될 때마다 나머지 캐시가 일관성 미스에 부딪히고 새 값을 읽기 위해 버스 트랜잭션을 시작해야 하므로 매우 불리하다. 대조적으로 쓰기 업데이트 프로토콜은 때때로 필요 이상으로 블록 값을 최신 상태로 유지하는 경향이 있어 다른 유형의 미스, 즉 충돌 및 용량 미스를 증가시킨다.
드래곤 프로토콜 비교
파이어플라이의 경우, 수정된 블록의 캐시 간 전송은 동시에 메인 메모리로도 쓰여진다. 하지만 메인 메모리에 대한 접근은 캐시에 비해 수십 배 느리므로 별도의 버스 작업으로 쓰기 백을 수행하는 복잡성이 추가된다. 어떠한 경우에도 성능이 저하된다. 드래곤 프로토콜의 경우 공유된 블록은 메모리로 전혀 쓰여지지 않으므로 이 문제는 완전히 피할 수 있다. 그러나 이는 하나의 상태 (공유-수정) 추가 비용을 수반한다.
거짓 공유
컴퓨터 과학에서 거짓 공유(False sharing)는 분산된 일관성 있는 캐시를 가진 시스템에서 캐싱 메커니즘에 의해 관리되는 가장 작은 리소스 블록 크기에서 발생할 수 있는 성능 저하 사용 패턴이다. 시스템 참여자가 다른 파티에 의해 변경되지 않는 데이터에 주기적으로 액세스하려고 하지만, 해당 데이터가 변경되는 데이터와 캐시 블록을 공유하는 경우 캐싱 프로토콜은 논리적 필요성 부족에도 불구하고 첫 번째 참여자가 전체 캐시 블록을 다시 로드하도록 강제할 수 있다. 캐싱 시스템은 이 블록 내 활동을 인지하지 못하고 첫 번째 참여자가 리소스의 진정한 공유 액세스에 필요한 캐싱 시스템 오버헤드를 부담하도록 강제한다.
거짓 공유 다중 프로세서 CPU 캐시
이 용어의 가장 일반적인 사용은 최신 다중 프로세서 CPU 캐시에서 발생하며, 여기서 메모리는 일부 작은 2의 거듭제곱 워드 크기(정렬된, 연속된 바이트 64개 등)의 라인으로 캐시된다. 두 프로세서가 단일 라인에 저장될 수 있는 동일한 메모리 주소 영역의 독립적인 데이터에서 작동하는 경우, 시스템의 캐시 일관성 메커니즘은 모든 데이터 쓰기에서 전체 라인을 버스 또는 인터커넥트를 통해 강제 전송하여 시스템 대역폭을 낭비하는 것 외에도 메모리 지연을 유발할 수 있다. 일부 경우, 거짓 공유를 제거하면 성능이 몇 배 향상될 수 있다. 거짓 공유는 자동 동기화 캐시 프로토콜의 본질적인 특징이며 분산 파일 시스템 또는 데이터베이스와 같은 환경에서도 존재할 수 있지만, 현재는 RAM 캐시로 한정된다.
거짓 공유 예시
이 코드는 거짓 공유의 효과를 보여준다. 이 코드는 시스템의 물리적 스레드 수까지 한 스레드부터 시작하여 스레드 수를 증가시킨다. 각 스레드는 캐시 라인의 한 바이트를 순차적으로 증가시키는데, 이 캐시 라인은 전체적으로 모든 스레드에서 공유된다. 스레드 간 충돌 수준이 높을수록 각 증분 작업에 더 오랜 시간이 걸린다. 다음은 16코어 32스레드를 가진 Zen4 시스템에서의 결과이다.
위에서 볼 수 있듯이, 해당 시스템에서 공유 캐시 라인에 대한 증분 작업을 완료하는 데 최대 100나노초가 걸릴 수 있으며, 이는 이 CPU에서 약 420클럭 사이클에 해당한다.
거짓 공유 완화
거짓 공유의 효과를 완화하는 방법이 있다. 예를 들어, CPU 캐시에서의 거짓 공유는 변수를 재배열하거나 변수 사이에 패딩(사용되지 않는 바이트)을 추가하여 방지할 수 있다. 그러나 이러한 프로그램 변경 중 일부는 객체의 크기를 증가시켜 메모리 사용량이 높아질 수 있다. 컴파일 시 데이터 변환 또한 거짓 공유를 완화할 수 있다. 하지만 이러한 변환 중 일부는 항상 허용되지 않을 수 있다. 예를 들어, C++23 C++ 프로그래밍 언어 표준 초안은 데이터 멤버가 이후 멤버가 더 높은 주소를 갖도록 배치되어야 한다고 규정한다.
거짓 공유를 탐지하는 도구가 있다. 또한 실행 중인 프로그램에서 거짓 공유를 탐지하고 복구하는 시스템도 있다. 그러나 이러한 시스템은 일부 실행 오버헤드를 발생시킨다.
LVCMOS
LVCMOS(저전압 상보성 금속 산화물 반도체, Low voltage complementary metal oxide semiconductor)는 CMOS 기술 디지털 집적 회로의 저전압 등급이다.
LVCMOS 개요
더 나은 성능과 더 낮은 비용을 얻기 위해 반도체 제조업체는 집적 회로의 장치 기하학을 줄인다. 각 감소와 함께 관련된 작동 전압도 트랜지스터의 동일한 기본 작동 특성을 유지하기 위해 감소해야 한다. 반도체 기술이 발전함에 따라, 5 볼트보다 낮은 디지털 논리 수준에 대한 LVCMOS 전원 전압 및 감소 전압에 대한 인터페이스 표준이 합동 전자장치 엔지니어링 평의회에 의해 정의되었다.
BiCMOS
BiCMOS는 바이폴라 CMOS(Bipolar CMOS)의 약자로, 접합형 트랜지스터와 CMOS(상보형 MOSFET) 논리 회로의 두 가지 반도체 기술을 단일 집적 회로에 통합한 반도체 기술이다. 최근에는 실리콘-게르마늄 접합을 이용한 고이동도 소자를 포함하도록 바이폴라 공정이 확장되었다.
바이폴라 트랜지스터는 고속, 고이득, 낮은 출력 임피던스를 제공하며, 소자당 전력 소모는 상대적으로 높지만, 소수의 활성 소자만 사용하는 저잡음 무선주파수(RF) 증폭기를 포함한 고주파 아날로그 증폭기에 매우 적합하다. 반면, CMOS 기술은 높은 입력 임피던스를 제공하며, 대규모의 저전력 논리 회로를 구축하는 데 매우 적합하다. BiCMOS 공정에서는 도핑 프로파일 및 기타 공정 특성을 CMOS 또는 바이폴라 소자에 유리하도록 조정할 수 있다. 예를 들어, 글로벌파운드리스는 기본 180nm BiCMOS7WL 공정 및 다양한 방식으로 최적화된 여러 BiCMOS 공정을 제공한다. 이러한 공정에는 정밀 저항기, 고Q RF 유도자 및 축전기를 칩에 증착하는 단계도 포함되며, 이는 "순수" CMOS 로직 설계에는 필요하지 않다.
BiCMOS
BiCMOS는 아날로그-디지털 변환회로와 같은 혼성 신호 집적 회로 및 칩에 증폭기, 아날로그 전원 관리 회로 및 논리 게이트가 필요한 완전한 소프트웨어 정의 라디오 시스템 온 칩을 대상으로 한다. BiCMOS는 디지털 인터페이스 제공에 몇 가지 이점이 있다. BiCMOS 회로는 각 유형의 트랜지스터 특성을 가장 적절하게 사용한다. 일반적으로 이는 칩 내 전원 조정기와 같은 고전류 회로는 효율적인 제어를 위해 MOSFET을 사용하고, '논리 바다(sea of logic)'는 기존 CMOS 구조를 사용하는 반면, 이미터-결합 논리 분배기 및 저잡음 증폭기와 같은 특정 고성능 회로의 일부는 바이폴라 소자를 사용한다는 것을 의미한다. 예로는 RF 발진기, 밴드갭 기반 레퍼런스 및 저잡음 회로가 있다.
슈퍼스파크, 펜티엄 및 펜티엄 프로 마이크로프로세서도 BiCMOS를 사용했지만, 점점 더 작은(0.35μm) 공정으로 설계되고 더 낮은 전압에서 작동하는 펜티엄 II부터는 바이폴라 트랜지스터가 이러한 종류의 응용 분야에서 성능 이점을 제공하지 않아 제거되었다.
BiCMOS 단점
BiCMOS 제조는 대량 생산 시 매우 저렴하다는 CMOS 제조의 일부 이점을 직접적으로 이전받지 않는다. BJT 및 MOS 공정 구성 요소를 모두 최적화하는 것이 많은 추가 제조 단계를 추가하지 않고는 불가능하며, 그 결과 공정 비용이 증가하고 수율이 감소하는 내재적인 어려움이 발생한다. 마지막으로, 고성능 로직 분야에서 BiCMOS는 대기 누설 전류가 더 높을 가능성 때문에 CMOS 단독으로 최적화된 파운드리 공정만큼 낮은 전력 소비를 제공하지 못할 수 있다.
건닝 트랜시버 로직
건닝 트랜시버 로직(Gunning transceiver logic, GTL)은 전자 백플레인 버스를 구동하는 데 사용되는 논리 신호의 한 유형이다. TTL 및 CMOS 논리에서 사용되는 것보다 훨씬 낮은 0.4볼트와 1.2볼트 사이의 전압 스윙과 대칭적인 병렬 저항 종단을 가진다. 최대 신호 진동수는 100MHz로 지정되어 있지만 일부 응용 분야에서는 더 높은 주파수를 사용한다. GTL은 JEDEC 표준 JESD 8-3(1993)으로 정의되어 있으며 제록스의 팔로 알토 연구 센터에서 일하던 윌리엄 건닝이 발명했다.
건닝 트랜시버 로직
모든 인텔 프론트 사이드 버스는 GTL을 사용한다. 2008년 현재 이들 FSB의 GTL은 최대 주파수가 1.6GHz이다. 인텔 펜티엄 프로, 펜티엄 II 및 펜티엄 III 마이크로프로세서의 프론트 사이드 버스는 페어차일드 반도체가 개발한 GTL+(또는 GTLP)를 사용하는데, 이는 GTL의 업그레이드 버전으로 정의된 슬루율과 더 높은 전압 레벨을 가진다. AGTL+는 "assisted Gunning transceiver logic" 또는 "advanced Gunning transceiver logic"의 약자이다. 이는 인텔 마이크로프로세서에서 사용되는 GTL 신호 파생물이다.
오진산
오진산(1960년 ~ )은 KBS 시사교양본부의 프로듀서이다.
집적 주입 논리
집적 주입 논리(Integrated injection logic, IIL, I2L 또는 I2L)는 다중 컬렉터 접합형 트랜지스터(BJT)를 사용한 디지털 회로의 한 종류이다. 도입 당시에는 TTL에 필적하는 속도를 가지면서도 CMOS만큼 저전력이어서 (VLSI) 이상의 집적 회로에 사용하기에 이상적이었다. 상보 트랜지스터가 필요 없기 때문에 CMOS보다 작은 크기로 게이트를 만들 수 있다. 논리 전압 레벨이 매우 가깝지만(하이: 0.7V, 로우: 0.2V) I2L은 전압 대신 전류로 작동하기 때문에 높은 잡음 내성을 가진다. I2L은 1971년에 지크프리트 K. 비트만(Siegfried K. Wiedmann)과 호르스트 H. 버거(Horst H. Berger)에 의해 개발되었으며, 원래는 merged-transistor logic(MTL)라고 불렸다. 이 논리 계열의 단점은 CMOS와 달리 스위칭되지 않을 때도 게이트가 전력을 소비한다는 점이다.
집적 주입 논리 구조
I2L 인버터 게이트는 PNP 공통 베이스 전류원 트랜지스터와 NPN 공통 이미터 개방 컬렉터 인버터 트랜지스터(즉, GND에 연결됨)로 구성된다. 웨이퍼 상에서 이 두 트랜지스터는 통합된다. 전류원 트랜지스터의 이미터에 작은 전압(약 1볼트)이 공급되어 인버터 트랜지스터에 공급되는 전류를 제어한다. 집적 회로에서는 저항보다 훨씬 작기 때문에 트랜지스터가 전류원으로 사용된다.
인버터는 개방 컬렉터이기 때문에 두 개 이상의 게이트의 출력을 서로 연결하여 유선 AND 동작을 수행할 수 있다. 따라서 이러한 방식으로 사용되는 출력의 팬 아웃은 하나이다. 그러나 인버터 트랜지스터에 더 많은 컬렉터를 추가하여 추가적인 출력을 만들 수 있다. 게이트는 단 하나의 인터커넥트 메탈 층으로 매우 간단하게 구성할 수 있다.
집적 주입 논리 구조
I2L 회로의 개별 구현에서 다중 컬렉터를 가진 바이폴라 NPN 트랜지스터는 여러 개의 개별 3단자 NPN 트랜지스터를 병렬로 연결하고 베이스는 함께 연결하고 이미터도 마찬가지로 연결하여 대체할 수 있다. 개별 저항은 개별 트랜지스터보다 작고 저렴하므로 전류원 트랜지스터는 양극 공급에서 인버터 트랜지스터의 베이스까지의 저항으로 대체할 수 있다.
마찬가지로, 통합된 PNP 전류 주입 트랜지스터와 NPN 인버터 트랜지스터는 별도의 개별 부품으로 구현될 수 있다.
집적 주입 논리 동작
I2L 회로의 핵심은 공통 이미터 개방 컬렉터 인버터이다. 일반적으로 인버터는 이미터가 접지에 연결되고 베이스가 전류원으로부터 전류로 순방향 바이어스된 NPN 트랜지스터로 구성된다. 입력은 전류 싱크(낮은 논리 레벨) 또는 높은 임피던스 부동 상태(높은 논리 레벨)로 베이스에 공급된다. 인버터의 출력은 컬렉터에 있다. 마찬가지로, 전류 싱크(낮은 논리 레벨) 또는 높은 임피던스 부동 상태(높은 논리 레벨)이다.
직접 결합 트랜지스터 논리와 마찬가지로, 하나의 NPN 트랜지스터의 출력(컬렉터)과 다음 트랜지스터의 입력(베이스) 사이에 저항이 없다.
집적 주입 논리 동작
인버터가 어떻게 작동하는지 이해하려면 전류 흐름을 이해해야 한다. 만약 바이어스 전류가 접지로 션트되면(낮은 논리 레벨), 트랜지스터는 꺼지고 컬렉터는 부동 상태가 된다(높은 논리 레벨). 만약 입력이 높은 임피던스이기 때문에 바이어스 전류가 접지로 션트되지 않으면(높은 논리 레벨), 바이어스 전류는 트랜지스터를 통해 이미터로 흐르며 트랜지스터를 켜서 컬렉터가 전류를 싱크할 수 있게 한다(낮은 논리 레벨). 인버터의 출력은 전류를 싱크할 수 있지만 전류를 소스할 수 없기 때문에 여러 인버터의 출력을 함께 연결하여 유선 AND 게이트를 형성하는 것이 안전하다. 두 인버터의 출력을 함께 연결하면 드 모르간의 정리에 따라 (A가 아님) AND (B가 아님) 구성이 NOT (A 또는 B)와 동등하기 때문에 2입력 NOR 게이트가 된다. 마지막으로 NOR 게이트의 출력은 다이어그램의 오른쪽 상단에 있는 IIL 인버터에 의해 반전되어 2입력 OR 게이트가 된다.
트랜지스터 내부의 기생 정전 용량으로 인해 인버터 트랜지스터의 베이스에 더 높은 전류를 소스하면 스위칭 속도가 빨라지고, I2L은 다른 바이폴라 논리 계열보다 높은 논리 레벨과 낮은 논리 레벨 사이의 전압 차이가 작기 때문에(약 3.3 또는 5볼트 대신 약 0.5볼트) 기생 정전 용량 충방전으로 인한 손실이 최소화된다.
집적 주입 논리 사용
I2L은 집적 회로에 구성하기 비교적 간단하며, CMOS 논리가 등장하기 전 모토로라(현재 NXP 반도체) 및 텍사스 인스트루먼트와 같은 회사에서 흔히 사용되었다. 1975년, 싱클레어 라디오닉스(Sinclair Radionics)는 I2L 기술을 사용한 최초의 소비자용 디지털 시계 중 하나인 블랙 워치를 출시했다. 1976년, 텍사스 인스트루먼트는 I2L 기술을 사용한 SBP0400 CPU를 출시했다. 1970년대 후반, RCA는 자사의 CA3162 ADC 3자리 미터 집적 회로에 I²L을 사용했다. 1979년, HP는 저전력 소비 및 고밀도를 위한 통합 주입 논리(I2L)와 휴대용 배터리 작동을 가능하게 하는 HP 제작의 맞춤형 LSI 칩을 기반으로 하는 주파수 측정 기기와 HP 5315A/B에 고속이 필요한 일부 이미터 함수 논리(EFL) 회로를 도입했다.
패스 트랜지스터 로직
전자공학에서 패스 트랜지스터 로직(Pass transistor logic, PTL)은 집적 회로 설계에 사용되는 여러 논리 제품군을 설명하는 데 사용된다. 패스 트랜지스터 로직은 중복된 트랜지스터를 제거하여 다양한 논리 게이트를 만드는 데 사용되는 트랜지스터 수를 줄인다. 트랜지스터는 전원 전압에 직접 연결된 스위치가 아니라 회로의 노드 간에 논리 레벨을 전달하는 스위치로 사용된다. 이렇게 하면 활성 장치 수가 줄어들지만 각 단계에서 높음 및 낮음 논리 레벨 간의 전압 차이가 줄어드는 단점이 있다(패스 트랜지스터는 약간의 저항이 있고 레벨 복원을 제공하지 않기 때문). 직렬로 연결된 각 트랜지스터는 입력보다 출력에서 포화도가 낮다. 여러 장치가 논리 경로에서 직렬로 연결된 경우 신호 전압을 전체 값으로 복원하기 위해 기존에 제작된 게이트가 필요할 수 있다. 이와 대조적으로 기존 CMOS 논리는 트랜지스터를 스위치하여 출력이 전원 공급 장치 레일 중 하나에 연결되도록 하므로(개방 컬렉터 방식을 연상시킴) 순차 체인의 논리 전압 레벨이 감소하지 않는다.

적절한 성능을 보장하기 위해 회로 시뮬레이션이 필요할 수 있다.
패스 트랜지스터 로직 응용
패스 트랜지스터 로직은 동일한 기능이 완전 보완 CMOS 논리로 구현된 것보다 트랜지스터 수가 적고, 더 빠르게 실행되며, 전력 소모가 적은 경우가 많다.
XOR은 최악의 경우 카노 맵을 가지며, 간단한 게이트로 구현하면 다른 어떤 기능보다 더 많은 트랜지스터를 필요로 한다. 트랜지스터가 더 비쌌던 시절, Z80 및 기타 여러 칩의 설계자는 간단한 게이트 대신 패스 트랜지스터 로직을 사용하여 XOR을 구현함으로써 몇 개의 트랜지스터를 절약하려는 동기를 부여받았다.
패스 트랜지스터 로직 패스 트랜지스터 회로의 기본 원리
MOSFET 패스 트랜지스터는 게이트의 전압 신호(예: SRAM 셀 또는 게이티드 D 래치의 클럭 신호)에 따라 드레인과 소스 사이의 경로를 켜거나 끄는 전자 스위치이다.
패스 트랜지스터는 레벨 복원을 제공하지 않으며 전도 경로에 작은 비제로 저항이 있기 때문에 다음 논리 단계의 입력 커패시턴스(다음 단계의 게이트 커패시턴스 외에 기생 커패시턴스 포함)를 유효한 논리-높음 또는 논리-낮음 전압 레벨로 충전하는 RC 지연이 증가한다.
적절한 성능을 보장하기 위해 회로 시뮬레이션이 필요할 수 있다.
패스 트랜지스터 로직 보완 패스 트랜지스터 로직
일부 저자는 "보완 패스 트랜지스터 로직"라는 용어를 NMOS 및 PMOS 패스 트랜지스터로 구성된 트랜스미션 게이트를 사용하는 논리 게이트 구현 스타일을 나타내는 데 사용한다.
다른 저자는 "보완 패스 트랜지스터 로직"(CPL)이라는 용어를 NMOS 전용 패스 트랜지스터 네트워크와 그 뒤에 CMOS 출력 인버터로 구성된 논리 게이트 구현 스타일을 나타내는 데 사용한다.
다른 저자는 "보완 패스 트랜지스터 로직"(CPL)이라는 용어를 듀얼 레일 인코딩을 사용하는 논리 게이트 구현 스타일을 나타내는 데 사용한다. 모든 CPL 게이트에는 두 개의 출력 와이어가 있으며, 둘 다 양의 신호와 보완 신호가 포함되어 있어 인버터가 필요 없다.
보완 패스 트랜지스터 로직 또는 "차동 패스 트랜지스터 로직"는 특정 장점을 위해 설계된 논리 제품군을 의미한다. 이 논리 제품군을 멀티플렉서 및 래치에 사용하는 것이 일반적이다.
CPL은 직렬 트랜지스터를 사용하여 논리의 가능한 반전 출력 값 사이에서 선택하며, 그 출력은 인버터를 구동한다. CMOS 트랜스미션 게이트는 병렬로 연결된 nMOS 및 pMOS 트랜지스터로 구성된다.
패스 트랜지스터 로직 다른 형태
정적 및 동적 유형의 패스 트랜지스터 로직이 존재하며, 속도, 전력 및 저전압 작동에 대해 서로 다른 특성을 가진다. 집적 회로 전원 전압이 감소함에 따라 패스 트랜지스터 로직의 단점이 더욱 중요해진다. 트랜지스터의 문턱 전압이 전원 전압에 비해 커져 순차 단계 수가 크게 제한된다. 보완 입력이 패스 트랜지스터를 제어하기 위해 종종 필요하기 때문에 추가적인 논리 단계가 필요하다.
PMOS 논리
PMOS 또는 pMOS 로직(PMOS logic), pMOS 논리(p-채널 금속 산화물 반도체에서 유래)는 p-채널, 향상형 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)에 기반한 디지털 회로의 한 종류이다. 1960년대 후반과 1970년대 초반에 PMOS 논리는 대규모 집적회로의 지배적인 반도체 기술이었으나, 이후 NMOS 및 CMOS 소자에 의해 대체되었다.
PMOS 논리 역사 및 응용
모하메드 아탈라와 강대원은 1959년 벨 연구소에서 최초의 작동하는 MOSFET을 제조했다. 그들은 PMOS와 NMOS 소자 모두를 제작했지만 PMOS 소자만 작동했다. 제조 공정의 오염물(특히 나트륨)이 실제적인 NMOS 소자를 제조할 수 있을 만큼 충분히 잘 관리되기까지는 10년 이상이 걸릴 것이다.
당시 집적 회로에 사용할 수 있는 유일한 다른 소자인 접합형 트랜지스터와 비교할 때, MOSFET은 여러 가지 장점을 제공한다:
양극 집적회로에 비해 단점은 다음과 같다:
PMOS 논리 역사 및 응용
제너럴 마이크로일렉트로닉스는 1964년에 최초의 상용 PMOS 회로를 선보였다. 120개의 MOSFET을 갖춘 20비트 쉬프트 레지스터로, 당시에는 놀라운 수준의 집적도였다. 1965년에 제너럴 마이크로일렉트로닉스가 빅터 컴퓨토미터용 전자 계산기를 위해 23개의 맞춤형 집적회로 세트를 개발하려 시도했으나 당시 PMOS 회로의 신뢰성을 고려할 때 너무 야심찬 시도였고 결국 제너럴 마이크로일렉트로닉스의 몰락을 가져왔다. 다른 회사들은 대규모 시프트 레지스터(제너럴 인스트루먼트) 또는 아날로그 멀티플렉서 3705(페어차일드 반도체)와 같이 당시 양극성 기술로는 구현하기 어려운 PMOS 회로를 계속 제조했다.
PMOS 논리 역사 및 응용
1968년 폴리실리콘 자체 정렬 게이트 기술 도입으로 큰 발전이 이루어졌다. 페어차일드 반도체의 톰 클라인과 페데리코 파진은 자체 정렬 게이트 공정을 개선하여 상업적으로 실현 가능하게 만들었고, 그 결과 최초의 실리콘 게이트 집적 회로인 아날로그 멀티플렉서 3708이 출시되었다. 자체 정렬 게이트 공정은 더욱 정밀한 제조 허용 오차를 가능하게 하여 더 작은 MOSFET과 감소되고 일관된 게이트 캐패시턴스를 모두 제공했다. 예를 들어, PMOS 메모리의 경우 이 기술은 칩 면적의 절반으로 3~5배 빠른 속도를 제공했다. 폴리실리콘 게이트 소재는 자체 정렬 게이트를 가능하게 했을 뿐만 아니라 문턱 전압을 낮추어 최소 전원 공급 전압을 낮추었다 (예: -16 V(p. 1–13)), 전력 소비를 줄였다. 더 낮은 전원 공급 전압 때문에 실리콘 게이트 PMOS 로직은 종종 이전의 금속 게이트 PMOS와 달리 저전압 PMOS로 불린다.(pp. 89)
PMOS 논리 역사 및 응용
여러 가지 이유로 페어차일드 반도체는 관련된 관리자들이 원했던 만큼 PMOS 집적 회로 개발에 적극적으로 나서지 않았다.(pp. 1302) 그중 두 명인 고든 무어와 로버트 노이스는 1968년에 대신 자신의 스타트업인 인텔을 설립하기로 결정했다. 그들은 곧 페데리코 파진과 레스 바다츠를 포함한 다른 페어차일드 엔지니어들에 합류했다. 인텔은 1969년에 256비트 용량의 최초 PMOS 정적 랜덤 액세스 메모리인 인텔 1101을 선보였다.(pp. 1303) 1024비트 동적 랜덤 액세스 메모리인 인텔 1103은 1970년에 출시되었다. 1103은 상업적인 성공을 거두었고 컴퓨터에서 자기 코어 메모리를 빠르게 대체하기 시작했다. 인텔은 1971년에 최초의 PMOS 마이크로프로세서인 인텔 4004를 선보였다. 여러 회사가 인텔을 따랐다. 대부분의 초기 마이크로프로세서는 PMOS 기술로 제조되었다: 인텔의 4040과 8008; 내셔널 세미컨덕터의 IMP-16, PACE 및 SC/MP; 텍사스 인스트루먼트의 TMS1000; 로크웰 인터내셔널의 PPS-4 및 PPS-8. 이 마이크로프로세서 목록에는 여러 상업적인 최초의 제품이 포함되어 있다: 최초의 4비트 마이크로프로세서 (4004), 최초의 8비트 마이크로프로세서 (8008), 최초의 단일 칩 16비트 마이크로프로세서 (PACE), 그리고 최초의 단일 칩 4비트 마이크로컨트롤러 (TMS1000; CPU와 동일한 칩에 ROM).
1972년에는 마침내 NMOS 기술이 상업용 제품에 사용될 수 있는 수준까지 개발되었다. 인텔(2102)과 IBM 모두 1 kbit 메모리 칩을 선보였다. NMOS MOSFET의 n형 채널에서의 전자 이동도는 PMOS MOSFET의 p형 채널에서의 정공 이동도보다 약 3배 빠르므로 NMOS 로직은 스위칭 속도를 높일 수 있다. 이러한 이유로 NMOS 로직은 PMOS 로직을 빠르게 대체하기 시작했다. 1970년대 후반까지 NMOS 마이크로프로세서가 PMOS 프로세서를 추월했다. PMOS 로직은 저렴한 비용과 단순 계산기 및 시계와 같은 응용 분야에 대한 상대적으로 높은 집적도로 인해 한동안 사용되었다. CMOS 기술은 PMOS 또는 NMOS보다 훨씬 낮은 전력 소비를 약속했다. 비록 1963년에 프랭크 완라스가 이미 CMOS 회로를 제안했고, 1968년에 RCA의 상업용 4000 시리즈 CMOS 집적 회로가 생산에 들어갔지만, CMOS는 제조가 복잡했고 PMOS나 NMOS의 집적도나 NMOS의 속도를 따라잡지 못했다. CMOS가 마이크로프로세서의 주요 기술로 NMOS를 대체하기까지는 1980년대가 되어서야 했다.
PMOS 논리 설명
PMOS 회로는 NMOS 및 CMOS 대안과 비교하여 여러 가지 단점이 있다. 여기에는 여러 가지 다른 전원 전압(양수 및 음수 모두), 도통 상태에서의 높은 전력 소모, 그리고 상대적으로 큰 특징이 포함된다. 또한 전체적인 스위칭 속도가 더 낮다.
PMOS는 p형 (+) 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 사용하여 논리 게이트 및 기타 디지털 회로를 구현한다. PMOS 트랜지스터는 n형 트랜지스터 바디에 반전층을 생성하여 작동한다. p채널이라고 불리는 이 반전층은 정공을 p형 "소스" 및 "드레인" 단자 사이로 전도할 수 있다.
p 채널은 게이트라고 불리는 세 번째 단자에 음수 전압(-25V가 일반적)을 가하여 생성된다. 다른 MOSFET과 마찬가지로 PMOS 트랜지스터는 차단(또는 하부 문턱), 삼극관, 포화(때때로 활성이라고도 함), 속도 포화의 네 가지 작동 모드를 갖는다.
PMOS 논리 설명
PMOS 논리는 설계 및 제조가 쉽지만(MOSFET은 저항으로 작동하도록 만들 수 있으므로 전체 회로를 PMOS FET로 만들 수 있다), 여러 가지 단점도 있다. 가장 큰 문제는 "풀업 네트워크"(PUN)가 활성 상태일 때, 즉 출력이 높을 때마다 PMOS 논리 게이트를 통해 직류(DC)가 흐른다는 것이다. 이는 회로가 유휴 상태일 때도 정적 전력 소모로 이어진다.
또한 PMOS 회로는 high에서 low로 전환하는 속도가 느리다. low에서 high로 전환할 때 트랜지스터는 낮은 저항을 제공하고 출력에서의 용량성 충전은 매우 빠르게 축적된다(매우 낮은 저항을 통해 축전기를 충전하는 것과 유사하다). 하지만 출력과 음수 전원 레일 사이의 저항은 훨씬 크므로 high에서 low로의 전환은 더 오래 걸린다(높은 저항을 통해 축전기를 방전하는 것과 유사하다). 더 낮은 값의 저항을 사용하면 프로세스 속도가 빨라지지만 정적 전력 소모도 증가한다.
또한, 비대칭적인 입력 로직 레벨은 PMOS 회로를 노이즈에 취약하게 만든다.
대부분의 PMOS 집적 회로는 17-24볼트 직류 전원 공급 장치를 필요로 한다. 그러나 인텔 4004 PMOS 마이크로프로세서는 금속 게이트 대신 폴리실리콘을 사용하는 PMOS 로직을 사용하여 더 작은 전압 차이를 허용한다. TTL 신호와의 호환성을 위해 4004는 양수 전원 전압 VSS=+5V와 음수 전원 전압 VDD = -10V를 사용한다.
PMOS 논리 게이트
p형 MOSFET은 로직 게이트 출력과 양수 전원 전압 사이에 이른바 "풀업 네트워크"(PUN)로 배열되어 있으며, 로직 게이트 출력과 음수 전원 전압 사이에는 저항이 배치되어 있다. 회로는 원하는 출력이 높을 경우 PUN이 활성화되어 양수 전원과 출력 사이에 전류 경로를 형성하도록 설계된다.
PMOS 게이트는 모든 전압이 반전되면 NMOS 게이트와 동일한 배열을 갖는다.
따라서 액티브-하이 로직의 경우, 드 모르간의 법칙은 PMOS NOR 게이트가 NMOS NAND 게이트와 동일한 구조를 가지며 그 반대도 마찬가지임을 보여준다.
비트 주파 발진기
수신기에서 비트 주파 발진기(Beat frequency oscillator) 또는 BFO는 모스 부호 무선 전신 (CW) 송신에서 가청 주파수 신호를 생성하여 소리를 들을 수 있도록 하는 전용 발진기이다. BFO의 신호는 수신된 신호와 혼합되어 헤테로다인 또는 비트 주파수를 생성하여 스피커에서 톤으로 들리게 한다. BFO는 또한 단측파대 (SSB) 신호를 복조하여 이해할 수 있도록 만드는 데 사용되며, 송신기에서 억제된 반송파를 사실상 복원한다. BFO는 때때로 단파 청취자를 위해 설계된 통신 수신기에 포함된다. 아마추어 무선용 통신 수신기에는 거의 항상 CW 및 SSB 신호를 수신하기 때문에 BFO가 있다.
비트 주파 발진기는 1901년 캐나다 엔지니어 레지널드 페센든이 발명했다. 그가 "헤테로다인" 수신기라고 부른 것은 헤테로다인 원리의 첫 번째 적용이었다.
비트 주파 발진기 개요
연속파 (CW) 무선 송신은 무선 전신 또는 무선 전신 (W/T) 또는 온오프 키잉이라고도 불리며, 국제전기통신연합에서 방사 형태 A1A로 지정된다. 정보는 모스 부호로 텍스트 메시지를 나타내는 변조되지 않은 무선 반송파의 펄스로 전송된다. "점"과 "선" 또는 "dit"와 "dah"라고 불리는 다른 길이의 반송파 펄스는 전건이라고 불리는 스위치를 사용하여 송신기를 빠르게 켜고 끄는 작업자에 의해 생성된다. 첫 번째 유형의 전송은 스파크를 사용하여 생성되었다. 왜냐하면 (전신 키를 눌렀을 때) 스파크가 초당 약 1000번 발사되었기 때문이다. 결과적으로 감쇠된 파동 (ITU 클래스 B)은 다이오드 검출기와 이어폰을 사용하는 기본적인 크리스탈 세트에서 스파크 속도 톤으로 수신될 수 있었다. BFO가 필요했던 것은 연속적인 무선 주파수 반송파를 생성할 수 있는 튜브 송신기가 도입된 이후였다. 대안은 약 800 Hz 오디오 톤으로 반송파를 변조하고 변조된 반송파를 키잉하여 수신기에서 기본적인 다이오드 검출기를 사용할 수 있도록 하는 것이었다. 이 방법은 2000년까지 중파 (MF) 해상 통신에 사용되었다 (방사 형태 A2A). 튜브를 사용하는 무선 송신은 1920년부터 해상에서 스파크 송신기를 대체하기 시작했지만 1950년 이전에 완전히 제거되지는 않았다.
비트 주파 발진기 개요
반송파 펄스에는 오디오 변조가 없기 때문에 AM 라디오 수신기로 수신된 CW 신호는 단순히 "클릭" 소리처럼 들린다. 때로는 반송파 펄스가 수신기에서 정상적인 정적 대기 "쉭쉭" 소리를 차단할 만큼 강하면 BFO 없이도 CW 신호를 "침묵의 펄스"로 들을 수 있었다. 그러나 이것은 안정적인 수신 방법이 아니었다. 수신기에서 반송파 펄스를 들을 수 있도록 하기 위해 비트 주파 발진기가 사용된다. BFO는 수신기의 중간 주파수 fIF에서 오프셋된 주파수 fBFO에서 일정한 사인파를 생성하는 무선주파수 발진기이다. 이 신호는 수신기의 2차 검출기 (복조기) 전에 IF와 혼합된다. 검출기에서 두 주파수가 더하고 빼져 비트 주파수 (헤테로다인)가 오디오 범위에서 그 차이만큼 발생한다: faudio = |fIF - fBFO|로, 수신기의 스피커에서 톤으로 들린다. 반송파 펄스 동안 비트 주파수가 생성되는 반면, 펄스 사이에는 반송파가 없어 톤이 생성되지 않는다. 따라서 BFO는 모스 부호 신호의 "점"과 "선"을 들을 수 있게 하여 스피커에서 다른 길이의 "삐" 소리처럼 들리게 한다. 모스 부호를 아는 청취자는 이 신호를 해독하여 텍스트 메시지를 얻을 수 있다.
비트 주파 발진기 개요
1910년대-1920년대 초 동조 무선 주파수 수신기에서 사용된 최초의 BFO는 방송국의 반송파 주파수와 비트를 형성했다. 라디오를 다른 방송국 주파수에 맞출 때마다 BFO 주파수도 변경해야 하므로 BFO 발진기는 수신기가 커버하는 전체 주파수 대역에 걸쳐 튜닝 가능해야 했다.
초헤테로다인 수신기에서는 다른 방송국의 다른 주파수가 모두 믹서에 의해 동일한 중간 주파수 (IF)로 변환되므로, IF와 비트를 형성하는 최신 BFO는 일정한 주파수만 가지면 된다. AM 또는 FM과 같은 다른 유형의 신호를 수신할 때 필요하지 않으면 BFO를 끄는 스위치가 있을 수 있다. 또한 일반적으로 전면 패널에 BFO 주파수를 조정하여 작업자의 선호도에 맞게 톤을 작은 범위로 변경할 수 있는 노브가 있다.
비트 주파 발진기 예시
수신기는 모스 부호 신호에 맞춰져 있으며, 수신기의 중간 주파수 (IF)는 fIF = 45000 Hz이다. 이는 점과 선이 들리지 않는 45000 Hz 신호의 펄스가 되었음을 의미한다.
들리게 하려면 주파수를 가청 주파수 범위로 이동해야 한다. 예를 들어 faudio = 1000 Hz이다. 이를 달성하기 위해 원하는 BFO 주파수는 fBFO = 44000 또는 46000 Hz이다.
fIF 주파수의 신호가 수신기의 검파기 단계에서 BFO 주파수와 혼합될 때, 이는 다른 두 주파수 또는 헤테로다인을 생성한다: |fIF − fBFO| 및 |fIF + fBFO|. 차이 주파수 faudio = |fIF − fBFO| = 1000 Hz는 비트 주파수라고도 알려져 있다.
다른 하나인 합산 주파수 (Fif + Fbfo) = 89000 또는 91000 Hz는 필요하지 않다. 이는 라디오의 스피커와 같이 그렇게 높은 주파수에서 진동할 수 없는 저역 통과 필터로 제거할 수 있다.
비트 주파 발진기 예시
fBFO = 44000 또는 46000 Hz는 원하는 1000 Hz 비트 주파수를 생성하며 둘 중 하나를 사용할 수 있다.
44000 (또는 46000) Hz 주변에서 BFO 주파수를 변경함으로써 청취자는 출력 오디오 주파수를 변경할 수 있다. 이는 송신기와 수신기의 튜닝 사이의 작은 차이를 보정하는 데 유용하며, 특히 단측파대 (SSB) 음성을 튜닝할 때 유용하다. BFO에 의해 생성된 파형은 수신기의 믹서 단계에서 IF 신호와 비트를 형성한다. 국부 발진기 또는 비트 주파 발진기의 드리프트는 수신된 오디오의 음높이에 영향을 미치므로 안정적인 발진기가 사용된다.
단측파대 수신의 경우, BFO 주파수는 사용된 측파대에 따라 수신기 중간 주파수보다 높거나 낮게 조정된다.
비트 주파 발진기 다른 사용
비트 주파 발진기의 다른 형태는 조정 가능한 가청 주파수 신호 발생기로 사용된다. 안정적인 수정 제어 발진기의 신호는 튜닝 가능한 발진기의 신호와 혼합된다. 오디오 범위의 차이가 증폭되어 신호 발생기의 출력으로 전송된다. 원하는 가청 주파수보다 높은 수정 및 조정 가능한 주파수를 사용함으로써 가변 발진기의 작은 조정을 통해 넓은 튜닝 범위를 얻을 수 있다. 비트 주파 발진기는 낮은 왜곡으로 출력을 생성할 수 있지만, 일정한 출력 주파수를 유지하려면 두 발진기가 매우 안정적이어야 한다.
비아 (일렉트로닉스)
비아(Via, 라틴어로 '경로' 또는 '길')는 인쇄 회로 기판 (PCB) 또는 집적 회로의 두 개 이상의 금속층 사이의 전기 연결이다. 본질적으로 비아는 두 개 이상의 인접 층을 관통하는 작은 드릴 구멍이다. 이 구멍에는 절연층을 통해 전기 연결을 형성하는 금속(주로 구리)이 도금되어 있다.
비아는 PCB 제조에서 중요한 고려 사항이다. 여러 층을 가로지르는 수직 구조로서, 설계의 대부분과 다르게 지정되어 오류 발생 가능성이 높아진다. 비아는 등록(다른 층들이 얼마나 밀접하게 정렬되어 있는지)에 가장 엄격한 요구 사항을 적용한다. 다른 특징들과 다른 도구로 제조되며, 이 도구는 일반적으로 더 느슨한 공차를 가지고 있다. 구멍이나 층 중 어느 하나가 약간 잘못 배치되면 잘못된 전기 연결이 발생할 수 있으며, 이는 표면에서 보이지 않을 수 있다. 구멍이 드릴된 후에는 전도성 재료를 도금해야 하며, 구리 층에 단순히 전도성 재료를 제자리에 두는 것과는 다르다. 처음에는 양호했던 보드도 비아가 주변 기판과 열에 다르게 반응하기 때문에 나중에 문제가 발생할 수 있다. 비아는 또한 전기 임피던스의 불연속성을 나타내며, 이는 신호 무결성에 문제를 일으킬 수 있다.
비아 (일렉트로닉스) 인쇄 회로 기판
인쇄 회로 기판 (PCB) 설계에서 비아는 보드의 다른 구리 층에 해당하는 위치에 있는 두 개의 패드로 구성되며, 보드를 관통하는 구멍으로 전기적으로 연결된다. 구멍은 전기도금으로 전도성을 갖게 하거나, 튜브나 리벳으로 라이닝된다. 고밀도 다층 PCB는 마이크로비아를 가질 수 있다. 블라인드 비아는 보드의 한쪽에만 노출되는 반면, 부리드 비아는 표면에 노출되지 않고 내부 층을 연결한다. 서멀 비아는 전원 장치에서 열을 방출하며 일반적으로 약 12개의 어레이로 사용된다.
비아는 다음으로 구성된다.
비아 (일렉트로닉스) 인쇄 회로 기판
비아는 때때로 PTV 또는 도금된 스루홀 비아라고 불리며, 도금된 스루홀(PTH)과 혼동해서는 안 된다. 비아는 PCB의 구리층 간의 상호 연결로 사용되는 반면, PTH는 일반적으로 비아보다 크게 만들어지며 비-SMT 저항, 커패시터 및 DIP 패키지 IC와 같은 부품 리드를 수용하기 위한 도금된 구멍으로 사용된다. PTH는 기계적 연결을 위한 구멍으로도 사용될 수 있지만, 비아는 그렇지 않을 수 있다. PTH의 다른 사용법은 캐스텔레이트 홀이라고 하며, PTH가 보드 가장자리에 정렬되어 보드가 패널에서 밀링될 때 절반으로 절단된다. 주요 사용법은 스택에서 다른 PCB에 하나의 PCB를 납땜할 수 있게 하여 고정 장치와 커넥터 역할을 모두 수행하는 것이다.
비아 (일렉트로닉스) 인쇄 회로 기판
오른쪽 그림에는 세 가지 주요 종류의 비아가 나와 있다. PCB 제작의 기본 단계는 기판 재료를 만들고 층을 쌓는 것, 비아를 도금하는 스루-드릴링, 그리고 사진 석판술 및 에칭을 사용하여 구리 트레이스 패턴을 만드는 것이다. 이 표준 절차로는 가능한 비아 구성이 스루홀로 제한된다. 레이저 사용과 같은 깊이 제어 드릴링 기술은 더 다양한 비아 유형을 허용할 수 있다. 레이저 드릴은 기계 드릴이 생성하는 것보다 작고 더 정확하게 배치된 구멍에도 사용될 수 있다. PCB 제조는 일반적으로 소위 코어, 즉 기본 양면 PCB로 시작된다. 처음 두 층 외의 층은 이 기본 구성 블록에서 쌓인다. 코어 하단에서 연속적으로 두 개의 층을 더 쌓으면 1-2 비아, 1-3 비아 및 스루홀을 가질 수 있다. 각 유형의 비아는 각 스태킹 단계에서 드릴링하여 만들어진다. 한 층이 코어 위에 쌓이고 다른 층이 하단에서 쌓이면 가능한 비아 구성은 1-3, 2-3 및 스루홀이다. 사용자는 PCB 제조업체가 허용하는 스태킹 방법 및 가능한 비아에 대한 정보를 수집해야 한다. 저렴한 보드의 경우 스루홀만 만들어지며 비아와 접촉해서는 안 되는 층에는 안티패드(또는 클리어런스)가 배치된다.
비아 (일렉트로닉스) IPC 4761
IPC 4761은 다음과 같은 비아 유형을 정의한다.
비아 (일렉트로닉스) 고장 거동
잘 만들어진 PCB 비아는 주로 구리 도금과 PCB 간의 면외 방향(Z)에서의 차동 팽창 및 수축으로 인해 고장날 것이다. 이 차동 팽창 및 수축은 구리 도금에 주기적인 피로를 유발하여 결국 균열 전파 및 전기적 개방 회로를 초래한다. 다양한 설계, 재료 및 환경 매개변수가 이러한 열화 속도에 영향을 미칠 것이다. 비아의 견고성을 보장하기 위해 IPC는 고장 시간 계산기를 개발한 라운드 로빈 연습을 후원했다.