hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
PA-8000 설명
PA-8000은 명령어를 비순차적 명령어 처리 방식으로 투기적 실행하는 4방향 슈퍼스칼라 마이크로프로세서이다. 이러한 기능은 이전 PA-RISC 구현에서는 찾아볼 수 없었으며, PA-8000은 단순한 마이크로아키텍처와 높은 클록 속도 구현을 사용하여 성능을 달성하는 전통을 깬 최초의 PA-RISC CPU가 되었다.
PA-8000은 4단계 프론트엔드를 가지고 있다. 처음 두 단계 동안 명령어 인출 장치(IFU)에 의해 명령어 캐시에서 4개의 명령어가 인출된다. IFU에는 프로그램 카운터, 분기 이력 테이블(BHT), 분기 대상 주소 캐시(BTAC) 및 4개 엔트리 변환 색인 버퍼(TLB)가 포함되어 있다. TLB는 명령어 캐시에 접근하기 위해 가상 주소를 물리 주소로 변환하는 데 사용된다. TLB 미스 발생 시, 주 TLB에서 변환을 요청한다.
PA-8000 설명
PA-8000은 정적 또는 동적 방법을 사용하여 분기 예측을 수행한다. PA-8000이 어떤 방법을 사용했는지는 각 TLB 엔트리의 비트에 의해 선택되었다. 정적 예측은 대부분의 역방향 분기를 수행된 것으로, 순방향 분기는 수행되지 않은 것으로 간주한다. 정적 예측은 또한 컴파일러가 명령어 자체에 인코딩한 힌트를 검사하여 분기의 결과를 예측했다.
동적 예측은 분기의 기록된 이력을 사용하여 수행 여부를 결정한다. 이 정보는 256개 엔트리 BHT에 저장된다. 각 BHT 엔트리는 3비트 시프트 레지스터이다. PA-8000은 다수결 투표 알고리즘을 사용했으며, 3비트 중 다수가 설정되면 분기가 수행된 것으로, 비어 있으면 수행되지 않은 것으로 예측한다. 잘못 예측된 분기는 5사이클의 페널티를 발생시킨다. BHT는 분기 결과가 알려지면 업데이트된다. PA-8000은 사이클당 두 개의 분기 명령어를 실행할 수 있지만, BHT가 구현을 단순화하기 위해 듀얼 포트가 아니므로 하나의 결과만 기록된다.
PA-8000 설명
PA-8000은 올바르게 예측된 분기에 대해 2사이클의 버블을 가지고 있는데, 이는 분기의 대상 주소가 명령어 캐시로 전송되기 전에 계산되어야 하기 때문이다. 이 버블의 발생을 줄이기 위해 PA-8000은 32개 엔트리 완전 연관 BTAC을 사용한다. BTAC은 분기의 대상 주소를 캐시한다. 동일한 분기가 발생하고 수행된 것으로 예측되면 주소는 지연 없이 인출이 시작될 수 있도록 즉시 명령어 캐시로 전송된다.
BTAC의 효율성을 극대화하기 위해 예측된 분기의 대상 주소만 캐시된다. 분기가 수행되지 않은 것으로 예측되었지만 대상 주소가 BTAC에 캐시된 경우 해당 엔트리는 삭제된다. BTAC이 가득 차서 새로운 엔트리를 기록해야 하는 경우, 교체되는 엔트리는 라운드 로빈 교체 정책을 사용하여 선택된다.
PA-8000 설명
명령어 캐시는 외부 캐시이며 256KB에서 4MB의 용량을 지원한다. 명령어는 캐시에 들어가기 전에 각 명령어에 5비트가 추가되어 미리 디코딩된다. 이 비트는 파이프라인 후반에 명령어를 디코딩하는 데 필요한 시간을 줄여준다. 명령어 캐시는 세트 연관 캐시의 복잡성을 피하기 위해 다이렉트 맵드 방식이며, 148비트 버스를 통해 접근된다. 캐시의 태그도 외부이다. 동기 SRAM(SSRAM)으로 구성된다.
세 번째 단계에서 명령어는 디코딩된다. 네 번째 단계에서 명령어 재정렬 버퍼(IRB)에 배치된다. IRB의 목적은 레지스터 이름 변경, 비순차적 실행, 투기적 실행을 구현하고 명령어가 은퇴될 때까지 결과를 저장할 임시 공간을 제공하는 것이다. IRB는 5단계 동안 어떤 명령어가 발행될지 결정한다.
PA-8000 설명
IRB는 두 개의 버퍼로 구성되는데, 하나는 정수 및 부동소수점 명령어를 위한 것이고 다른 하나는 로드 및 저장 명령어를 위한 것이다. 일부 명령어는 두 버퍼 모두에 배치된다. 이 명령어는 분기 명령어 및 특정 시스템 명령어이다. 각 버퍼에는 28개의 엔트리가 있다. 각 버퍼는 사이클당 최대 4개의 명령어를 받아들일 수 있으며, 사이클당 최대 2개를 해당 기능 장치로 발행할 수 있다.
모든 명령어는 10개의 기능 장치에서 6단계 동안 실행을 시작한다. 곱셈을 제외한 정수 명령어는 두 개의 산술 논리 장치(ALU)와 두 개의 시프트/병합 장치에서 실행된다. 이 장치에서 실행되는 모든 명령어는 1사이클 지연 시간을 가지며, 그 결과는 7단계에서 대상 레지스터에 기록된다.
PA-8000 설명
부동소수점 명령어 및 정수 곱셈 명령어는 두 개의 곱셈-누산 퓨즈(FMAC) 장치와 두 개의 나눗셈/제곱근 장치에서 실행된다. FMAC 장치는 파이프라인화되어 있으며 3사이클 지연 시간을 가진다. 곱셈은 6단계에서 수행되고, 덧셈은 7단계에서, 반올림은 8단계에서, 그리고 쓰기 백은 9단계에서 수행된다. 곱셈과 누산 단계 사이에는 반올림이 없다. FMAC 장치는 개별 곱셈 및 덧셈 명령어 또한 실행하며, 단정밀도 및 배정밀도 변형 모두에 대해 3사이클의 지연 시간을 가진다. 나눗셈/제곱근 장치는 파이프라인화되어 있지 않으며 17사이클의 지연 시간을 가진다. 레지스터 포트 제한으로 인해 클록 사이클당 하나의 명령어만 발행할 수 있지만, 서로 및 FMAC 장치와 병렬로 작동할 수 있다.
정수 및 부동소수점 로드 및 저장 명령어는 두 개의 전용 주소 덧셈기에서 실행된다.
변환 색인 버퍼(TLB)는 96개의 엔트리를 포함하며 듀얼 포트와 완전 연관 방식이다. 사이클당 두 개의 가상 주소를 변환할 수 있다. 이 TLB는 명령어와 데이터 모두에 대한 주소를 변환한다. IFU의 TLB가 미스될 때, 이 TLB가 변환을 제공한다. 로드 및 저장에 대한 변환은 명령어에 대한 변환보다 우선순위가 높다. 각 TLB 엔트리는 4KB에서 16MB까지의 크기를 가지는 페이지에 매핑될 수 있으며, 이는 4의 배수로 증가한다.
PA-8000은 최대 4MB 용량의 데이터 캐시를 가지고 있다. 데이터 캐시는 듀얼 포트이므로 매 사이클마다 두 번의 읽기 또는 쓰기를 수행할 수 있다. 두 개의 캐시 뱅크를 구현하여 듀얼 포트화되었으므로, 두 번의 읽기 또는 쓰기가 동일한 뱅크를 참조하는 경우 충돌이 발생하여 하나의 작업만 수행할 수 있으므로 진정한 의미의 듀얼 포트는 아니다. 각 뱅크에 하나씩, 두 개의 64비트 버스로 접근된다. 캐시 태그는 외부이다. 각 뱅크에서 독립적인 접근을 허용하기 위해 캐시 태그의 두 개의 사본이 있다. 데이터 캐시는 명령어 캐시와 동일한 이유로 다이렉트 맵드 방식이다. SSRAM으로 구성된다.
외부 인터페이스는 64비트 주소 및 데이터 다중화 버스인 런웨이 버스이다. PA-8000은 40비트 물리 주소를 사용하므로 1TB의 물리 메모리를 주소 지정할 수 있다.
PA-8000은 380만 개의 트랜지스터를 가지고 있으며 크기는 17.68mm x 19.10mm로, 면적은 337.69mm2이다. HP에서 CMOS-14C 공정으로 제조되었는데, 이는 CMOS-14 공정의 게이트를 10% 축소한 것이다. CMOS-14C 공정은 0.5μm, 5단 알루미늄 인터커넥트, 상보성 금속 산화물 반도체(CMOS) 공정이었다. 다이에는 신호용으로 704개의 솔더 범프와 전원 또는 접지용으로 1,200개의 솔더 범프가 있다. 1,085개의 패드를 가진 플립칩 알루미나 세라믹 랜드 그리드 배열(LGA)로 패키징되었다. PA-8000은 3.3V 전원 공급 장치를 사용한다.
PA-8000 PA-8200
PA-8200(PCX-U+), 코드명 벌컨(Vulcan)은 PA-8000의 추가 개발이었다. PA-8200을 사용한 첫 번째 시스템은 1997년 6월에 출시되었다. PA-8200은 200~240MHz로 작동했으며 주로 알파 21164와 경쟁했다. 분기 예측과 TLB가 개선되었다. 분기 예측은 BHT 엔트리 수를 4배 늘려 1,024개로 만들었으며, 이는 주변 회로 재설계 없이 수용하기 위해 2비트 알고리즘을 사용해야 했다. 또한 두 개의 분기 결과가 BHT에 기록될 수 있도록 쓰기 큐를 구현하여 개선되었다. TLB 엔트리 수는 96개에서 120개로 증가하여 TLB 미스를 줄였다. 클록 주파수도 사소한 회로 재설계를 통해 개선되었다. PA-8200의 다이 크기는 PA-8000과 동일했는데, 이는 다이의 빈 공간을 활용하여 개선이 이루어졌기 때문이다. CMOS-14C 공정으로 제조되었다.
PA-8000 PA-8500
PA-8500(PCX-W), 코드명 바라쿠다(Barracuda)는 PA-8200의 추가 개발이다. 1998년 초에 테이프 아웃되었고 1998년 말에 시스템 내에서 출시되었다. 생산 버전은 300~440MHz 주파수로 작동했지만, 500MHz까지 작동하도록 설계되었고 실제로 그렇게 작동했다. 가장 주목할 만한 개선 사항은 더 높은 작동 주파수와 주 캐시의 온-다이 통합이다. 더 높은 작동 주파수와 코어와 동일한 다이에 주 캐시를 통합하는 것은 0.25μm 공정으로의 전환 덕분이었다. 새로운 공정에서 PA-8500 코어는 10.8mm x 11.4mm(123.12mm2)를 측정했으며, 0.5μm PA-8200의 절반 미만 면적이었다. 이로 인해 캐시 통합에 사용할 수 있는 면적이 확보되었다.
PA-8000 PA-8500
PA-8500은 512KB 명령어 캐시와 1MB 데이터 캐시를 가지고 있다. 마이크로아키텍처의 다른 개선 사항으로는 PA-8200의 두 배 용량인 2,048개의 엔트리를 포함하는 더 큰 BHT와 160개의 엔트리를 포함하는 더 큰 TLB가 있다. PA-8500은 새로운 버전의 런웨이 버스를 사용한다. 새로운 버전은 125MHz로 작동하며 클록 신호의 상승 및 하강 에지 모두에서 데이터를 전송(이중 데이터 전송률, 또는 DDR)하여 240MT/s 또는 2GB/s의 대역폭을 제공한다. 런웨이 버스는 주소와 데이터를 전송하는 데 사용되므로 사용 가능한 대역폭은 2GB/s의 80% 또는 약 1.6GB/s이다.
PA-8500은 1억 4천만 개의 트랜지스터를 포함하며 21.3mm x 22.0mm(468.6mm2)를 측정한다. 인텔(Intel Corporation)에서 5단계 알루미늄 인터커넥트를 사용하는 0.25μm CMOS 공정으로 제조되었다. 2.0V 전원 공급 장치를 사용한다. HP는 이전 PA-RISC 마이크로프로세서를 제조하는 데 사용된 CMOS-14C보다 새로운 공정을 구현하기 위해 팹 업그레이드를 중단했기 때문에 PA-8500을 직접 제조하지 않았다.
PA-8500은 더 작은 544패드 랜드 그리드 배열(LGA)로 패키징되었는데, 이는 온-다이 주 캐시 통합으로 인해 외부 캐시와 통신하는 두 개의 128비트 버스와 관련 I/O 패드가 제거되었기 때문이다.
PA-8000 PA-8600
PA-8600(PCX-W+), 코드명 랜드샤크(Landshark)는 2000년 1월에 출시된 PA-8500의 추가 개발이다. PA-8600은 2000년 중반에 출시될 예정이었다. PA-8500의 미세 조정 버전으로 480~550MHz의 더 높은 클록 주파수에 도달할 수 있도록 했다. 명령어 캐시에 준 최소 최근 사용(LRU) 제거 정책을 사용하여 마이크로아키텍처를 개선했다. 인텔에서 제조했다.
PA-8000 PA-8700
PA-8700(PCX-W2), 코드명 피라냐(Piranha)는 PA-8600의 추가 개발이다. 2001년 8월에 출시되었으며 625~750MHz로 작동했다. 개선 사항으로는 데이터 프리페칭 구현, 데이터 캐시에 대한 준 LRU 교체 정책, 그리고 16TB의 물리 메모리를 주소 지정할 수 있는 더 큰 44비트 물리 주소 공간이 있었다. PA-8700은 또한 더 큰 명령어 및 데이터 캐시를 가지고 있으며, 용량이 각각 50% 증가하여 0.75MB와 1.5MB가 되었다. PA-8700은 IBM 마이크로일렉트로닉스(IBM Microelectronics)에서 7단계 구리 인터커넥트와 저유전율 유전체를 사용하는 0.18μm 실리콘 온 인슐레이터(SOI) CMOS 공정으로 제조되었다.
PA-8000 PA-8700+
PA-8700+는 PA-8700의 추가 개발이었으며 2002년 중반에 시스템에 도입되었다. 875MHz로 작동했다.
PA-8000 PA-8800
PA-8800, 코드명 마코(Mako)는 PA-8700의 추가 개발이다. 2004년에 출시되었으며 HP의 C8000 워크스테이션 및 HP 9000 Superdome 서버에 사용되었다. 0.8, 0.9, 1.0GHz로 제공되었다. PA-8800은 단일 다이에 두 개의 수정된 PA-8700+ 마이크로프로세서로 구성된 듀얼 코어 설계였다. 각 코어는 768KB 명령어 캐시와 768KB 데이터 캐시를 가지고 있다. 주 캐시는 두 코어를 동일한 다이에 장착할 수 있도록 PA-8700보다 작다.
PA-8000 PA-8800
PA-8700에 비해 개선된 점은 향상된 분기 예측과 외부 32MB 통합 2차 캐시의 포함이다. 2차 캐시는 10GB/s의 대역폭과 40사이클의 지연 시간을 가진다. 4방향 세트 연관, 물리적으로 인덱싱되고 물리적으로 태그되며 라인 크기는 128바이트이다. 세트 연관성은 I/O 핀 수를 줄이기 위해 선택되었다. L2 캐시는 4개의 72Mbit(9MB) Enhanced Memory Systems Enhanced SRAM(ESRAM) 칩을 사용하여 구현되었는데, 이름과는 달리 SRAM과 유사한 인터페이스를 가진 1T-SRAM – 동적 램(DRAM)의 구현이다. 각 코어의 이 캐시에 대한 접근은 온-다이 컨트롤러에 의해 중재되며, 1MB의 2차 캐시 태그 또한 SRAM으로 온-다이에 상주하며 ECC에 의해 보호된다. PA-8800은 맥킨리 아이테니엄 마이크로프로세서와 동일한 프런트 사이드 버스를 사용했으며, 6.4GB/s의 대역폭을 제공하고 HP의 zx1과 같은 아이테니엄 칩셋과 호환된다.
3억 개의 트랜지스터로 구성되었으며, 그 중 2천 5백만 개는 로직용으로 23.6mm x 15.5mm(365.8mm2) 다이에 위치했다. IBM에서 구리 인터커넥트와 저유전율 유전체를 사용하는 0.13μm SOI 공정으로 제조되었다. PA-8800은 네 개의 ESRAM과 함께 인쇄 회로 기판(PCB)에 장착된 세라믹 볼 그리드 어레이로 패키징되어 초기 아이테니엄 마이크로프로세서에서 사용된 것과 유사한 모듈을 형성한다.
PA-8000 PA-8900
PA-8900, 코드명 쇼트핀(Shortfin)은 PA-8800의 파생 제품이었다. 개발된 마지막 PA-RISC 마이크로프로세서였으며, 마이크로프로세서를 사용하는 시스템이 출시된 2005년 5월 31일에 출시되었다. HP 9000 서버와 C8000 워크스테이션에 사용되었다. 0.8, 0.9, 1.0, 1.1GHz로 작동했다. 이전에 소문났던 것처럼 PA-8800의 다이 슈링크는 아니다. L2 캐시 용량은 64MB로 두 배가 되었고, 지연 시간이 더 낮으며, 캐시의 오류 감지 및 수정 기능이 향상되었다. 맥킨리 시스템 버스를 사용했으며 HP zx1과 같은 아이테니엄 2 칩셋과 호환되었다. 마이크로아키텍처 변경은 없었지만, 부동소수점 장치와 온-다이 캐시 회로가 전력 소비를 줄이기 위해 재설계되었으며, 각 코어는 이후 1.0GHz에서 약 35W를 소모했다.
시에라 포레스트
시에라 포레스트(Sierra Forest)는 인텔이 설계한 6세대 제온 스케일러블 서버 프로세서의 코드명으로, 2024년 6월에 출시되었다. 이는 밀도 최적화 E-코어만 탑재된 최초의 제온 프로세서 세대이다. 시에라 포레스트 프로세서는 최대 288개의 크레스트몬트 E-코어를 갖춘 클라우드 서버 고객을 대상으로 한다.
시에라 포레스트 배경
2022년 2월 17일, 인텔은 다가오는 제온 세대가 P-코어 전용 트랙과 E-코어 전용 트랙으로 나뉨을 발표했다. 이 두 트랙은 P-코어 제온 프로세서는 고성능 컴퓨팅을 목표로 하고, E-코어 제온 프로세서는 강력한 단일 스레드 사용보다는 높은 코어 밀도, 에너지 효율성 및 다중 스레드 워크로드의 성능을 우선시하는 클라우드 고객을 목표로 하여 다른 시장 부문을 공략한다.
2023년 3월 29일, 인텔은 시에라 포레스트 프로세서가 전원을 켜고 144개의 E-코어를 실행하는 프로세서를 시연했으며, 2024년 상반기 출시 일정을 발표했다. 2023년 9월 19일, 인텔은 혁신 행사에서 288코어 시에라 포레스트 변형이 출시될 것이라고 발표했다.
2024년 6월 3일, 인텔은 제온 6700E 시리즈로도 알려진 시에라 포레스트-SP 계열의 SKU를 출시했다. 이 제품군은 출시 시점에 7개의 SKU를 포함했으며, 모두 LGA 4710 소켓을 사용한다. 저사양 SKU는 64개 코어를, 고사양 SKU는 144개 코어를 갖는다.
시에라 포레스트 배경
2024년 4월 인텔 비전 행사에서 제온 프로세서의 새로운 브랜딩이 공개되었다. 2017년에 도입된 제온 스케일러블 브랜딩은 6세대 제온 프로세서의 간소화된 "제온 6" 브랜드로 대체되었다. 이 변경은 프로세서 세대 번호에 더 큰 중요성을 부여한다. 제온 브랜드 배지는 2023년부터 인텔의 코어 울트라 프로세서에 사용된 배지 디자인과 시각적으로 더 일치하도록 변경되었다.
시에라 포레스트 아키텍처
시에라 포레스트는 AMD의 Epyc 서버 프로세서(코드명 베르가모)와 경쟁하기 위해 더 높은 코어 수를 달성하기 위해 E-코어만 사용한다. 베르가모는 최대 128개의 더 작은 젠 4c 코어를 특징으로 한다. AMD의 젠 4c 코어는 동시 멀티스레딩 (SMT)을 지원하는 반면, 시에라 포레스트 프로세서에 탑재된 크레스트몬트 E-코어는 각 코어당 하나의 스레드만 지원할 수 있다. 시에라 포레스트 아키텍처 설계의 목적은 클라우드 및 HPC 서버 애플리케이션에 도움이 되는 더 큰 컴퓨팅 밀도를 위한 초고밀도 코어 수를 달성하는 것이다. 클라우드 서비스 제공업체는 HPC 가속기에 관심이 적고 대신 더 큰 ECU/vCPU 정수 및 부동 소수점 성능을 우선시할 수 있다. 돈 솔티스는 제온 E-코어의 수석 엔지니어이자 최고 아키텍트이다.
시에라 포레스트 시에라 포레스트 프로세서 목록
시에라 포레스트-SP (스케일러블 성능)는 메인스트림 서버를 목표로 하는 더 작은 LGA 4710 소켓을 사용하는 비치넛 시티 플랫폼을 사용한다. 시에라 포레스트-SP는 최대 144개의 E-코어와 8채널 DDR5 ECC 메모리 지원을 특징으로 한다. 비치넛 시티 플랫폼에서는 최대 350W의 TDP가 지원된다. 모든 모델은 88개의 PCI 익스프레스 5.0 레인을 갖는다.
시에라 포레스트-AP는 더 높은 코어 수 SKU(최대 288개)를 위해 더 큰 LGA 7529 소켓을 사용하는 애비뉴 시티 플랫폼을 사용한다. 이는 더 많은 수의 PCIe 레인과 12채널 DDR5 메모리를 지원한다.
그래나이트 래피즈
그래나이트 래피즈(Granite Rapids)는 2024년 9월 24일에 출시된 인텔이 설계한 6세대 제온 스케일러블 서버 프로세서의 코드명이다. 최대 128개의 P-코어를 특징으로 하는 그래나이트 래피즈는 고성능 컴퓨팅 애플리케이션용으로 설계되었다. 최대 288개의 E-코어를 탑재한 플랫폼 동급 시에라 포레스트 프로세서는 그래나이트 래피즈에 앞서 2024년 6월에 출시되었다.
그래나이트 래피즈 배경
2022년 2월 17일, 인텔은 다가오는 제온 세대가 P-코어 전용 트랙과 E-코어 전용 트랙으로 분할될 것이라고 발표했다. 이 두 트랙은 서로 다른 시장 부문을 대상으로 하며, P-코어 제온 프로세서는 고성능 컴퓨팅을 목표로 하고, E-코어 제온 프로세서는 강력한 단일 스레드 사용량보다는 코어 밀도, 에너지 효율성 및 고도로 다중 스레드된 워크로드에서의 성능을 우선시하는 클라우드 고객을 목표로 한다.
2023년 1월 10일, 인텔은 사파이어 래피즈라는 코드명의 4세대 제온 프로세서를 출시했다. 사파이어 래피즈는 인텔 최초로 분리형 MCM 방식을 활용하고 인실리콘 가속기를 포함한 서버 프로세서였다. 사파이어 래피즈는 출시가 늦었고 최대 60개 코어에 그쳐 AMD의 EPYC 9654 프로세서가 제공하는 96개 코어에 훨씬 못 미쳤다. 5세대 에메랄드 래피즈 프로세서는 사파이어 래피즈에 이어 2023년 12월 14일에 빠르게 출시되었다. 에메랄드 래피즈는 기존 사파이어 래피즈 시스템과 소켓 호환이 가능하며, L3 캐시를 크게 늘리고 최대 코어 수를 60개에서 64개로 늘렸다.
그래나이트 래피즈 배경
2023년 8월 28일, 인텔은 연례 핫 칩스 (심포지엄) 컨퍼런스에서 그래나이트 래피즈와 시에라 포레스트의 아키텍처에 대한 세부 정보를 발표했다. 2023년 9월 6일, 인텔은 자사의 패키징 기술에 대한 비디오를 공개했는데, 여기에는 단일 기판에 5개의 다이가 있는 그래나이트 래피즈 패키지가 나와 있다.
2024년 4월 인텔 비전 행사에서 제온 프로세서의 새로운 브랜딩이 공개되었다. 2017년에 도입된 제온 스케일러블 브랜딩은 6세대 제온 프로세서에 대해 간소화된 "제온 6" 브랜드로 변경되었다. 이 변경은 프로세서 세대 번호에 더 큰 비중을 둔다. 제온 브랜드의 배지는 2023년부터 인텔의 코어 울트라 프로세서에 사용된 배지 디자인과 시각적으로 더 일치하도록 변경되었다.
그래나이트 래피즈 아키텍처
그래나이트 래피즈 프로세서는 인텔의 레드우드 코브 P-코어 아키텍처를 기반으로 하는 x86 서버 프로세서이다.
그래나이트 래피즈 다이는 인텔의 임베디드 멀티다이 인터커넥트 브릿지(EMIB) 패키징 기술을 사용하여 연결된다. 이는 TSMC의 인피니티 팬아웃(InFO) 패키징 기술에 대한 인텔의 대안이다. EMIB는 전통적인 실리콘 인터포저 대신 유기 기판 내에 실리콘 브릿지를 삽입하여 여러 다이를 연결한다. EMIB 브릿지는 다이 간 통신을 위한 고대역폭, 저지연 및 저전력 솔루션 역할을 한다. 대조적으로, 전통적인 인터포저는 면적이 훨씬 더 크고 기판 위에 배치되며, 다이는 인터포저 위에 놓인다. 그래나이트 래피즈 프로세서의 5개 다이를 모두 연결하는 인터포저는 엄청나게 클 것이다. 인텔은 이전에 메테오레이크의 포베로스 베이스 타일에 훨씬 작은 인터포저를 사용했다.
그래나이트 래피즈 아키텍처
그래나이트 래피즈의 컴퓨트 타일에는 코어, 캐시 및 DDR5 메모리 컨트롤러가 포함되어 있다. 단일 컴퓨트 타일은 최대 44개의 레드우드 코브 P-코어를 수용하지만, 일부 코어는 중복성과 수율 문제로 인해 비활성화된다. 레드우드 코브 코어는 메테오레이크 모바일 프로세서에 처음 도입되었다. 그래나이트 래피즈의 경우, 레드우드 코브는 인텔 4에서 인텔 3로 마이너 노드 축소를 거쳤다. 에메랄드 래피즈의 랩터 코브 코어와 비교할 때, 레드우드 코브는 코어당 L1 캐시를 112KB로 늘렸으며, 랩터 코브의 32KB 명령어 캐시의 두 배인 16방향 64KB L1 명령어 캐시를 갖추고 있으며, 코어당 2MB의 L2 캐시는 동일하게 유지한다. 또한, 레드우드 코브의 새로운 매트릭스 엔진은 AI 추론 워크로드에 도움이 되는 AMX FP16 가속을 허용한다. 시에라 포레스트와 달리, 그래나이트 래피즈의 레드우드 코브 코어는 AVX-512 및 새로 추가된 AVX-512-FP16 명령어를 실행할 수 있다.
그래나이트 래피즈 아키텍처
컴퓨트 타일에는 DDR5-6400을 기본으로 지원하는 DDR5 메모리 컨트롤러도 포함되어 있다. 각 XCC 컴퓨트 타일은 4개의 DDR5 채널을 제공하여 총 3개의 컴퓨트 타일에 걸쳐 12개의 메모리 채널을 제공한다. 이는 3개 대신 2개의 XCC 컴퓨트 타일을 사용하거나 단일 MCC 컴퓨트 타일을 사용하여 8개의 메모리 채널을 가진 SKU를 생성할 수 있어 유연성을 제공한다. 4개의 메모리 채널을 가진 SKU는 단 하나의 XCC 컴퓨트 타일을 사용할 수 있다. 낮은 코어 수의 그래나이트 래피즈 SKU는 8채널 메모리 컨트롤러를 모두 갖춘 모놀리식 LCC 및 MCC 다이를 사용한다.
그래나이트 래피즈 아키텍처
또한, 그래나이트 래피즈는 멀티플렉서 결합 랭크(MCR) 메모리 DIMM을 지원한다. MCR DIMM은 물리적 공간 제약으로 인해 서버 마더보드에 더 많은 DIMM 슬롯을 추가하는 대신, 일반 DDR5 RDIMM에 비해 높은 코어 수 서버 프로세서에 더 높은 용량과 향상된 메모리 대역폭을 제공하도록 설계되었다. 예를 들어, 48개의 DIMM 슬롯(소켓당 24개)과 12개의 메모리 채널을 제공하는 듀얼 소켓 AMD EPYC "제노아" 시스템은 표준 19인치 서버 마더보드 폼 팩터에 맞지 않는다. 이 구성은 서버 마더보드에 5인치 이상을 추가할 수 있으므로 19인치 마더보드 표준을 유지하기 위해 총 24개의 DIMM 슬롯(소켓당 12개)을 갖는 것이 더 일반적이다. MCR 메모리는 데이터 버퍼를 사용하여 두 개의 64바이트 랭크를 동시에 사용할 수 있으며, 각 랭크의 64바이트 데이터를 CPU로 전송되는 128바이트 데이터로 컴파일한다. 그래나이트 래피즈는 12개의 메모리 채널에 걸쳐 DDR5-8800까지 지원할 수 있다. 2024년 4월 17일, JEDEC은 고클럭 DDR5 메모리를 실행하는 고성능 서버의 신뢰성을 개선하기 위한 업데이트된 JESD79-5C DDR5 SDRAM 표준을 발표했다. 이는 확장된 타이밍 매개변수와 데이터 무결성을 개선하기 위한 행별 활성화 계산(PRAC)을 통해 해결된다.
그래나이트 래피즈 프로세서의 I/O는 보다 성숙한 인텔 7 공정으로 제조된 두 개의 다이를 통해 제공된다. 이 다이의 면적은 약 241 mm2로 추정된다. 그래나이트 래피즈의 동일한 I/O 타일은 시에라 포레스트 E-코어 프로세서와 공유될 수 있다. I/O 타일은 136개의 PCIe 5.0 레인을 제공하며, 이는 에메랄드 래피즈의 128개 레인보다 증가한 수치이다. 이 136개의 PCIe 5.0 레인은 CXL 2.0 타입 3 및 최대 6개의 UPI 링크를 지원한다. 이전 세대 에메랄드 래피즈는 CXL 1.1 타입 1 및 타입 2를 지원했다. 그래나이트 래피즈는 외부 PCH 링크 없이 자체 부팅 기능을 갖춘 SoC로 작동할 수 있다. 이는 그래나이트 래피즈를 AMD의 SoC로 작동할 수 있는 EPYC 프로세서와 일치시킨다.
그래나이트 래피즈 그래나이트 래피즈 프로세서 목록
그래나이트 래피즈-SP(확장 가능한 성능)는 더 작은 LGA 4710 소켓을 사용하는 비치넛 시티 플랫폼을 사용하며, 주류 서버를 대상으로 한다. 이는 유사한 크기의 LGA 4677 소켓을 사용했던 사파이어 래피즈-SP 및 에메랄드 래피즈-SP의 직접적인 후속작이다. 그래나이트 래피즈-SP는 최대 86개의 코어와 8채널 DDR5 메모리 지원을 특징으로 한다. 비치넛 시티 플랫폼에서는 최대 350W의 TDP가 지원된다.
확장성은 CPU가 지원하는 최대 소켓 수를 의미한다.
그래나이트 래피즈 그래나이트 래피즈 프로세서 목록
그래나이트 래피즈-AP(고급 성능)는 더 큰 LGA 7529 소켓을 사용하는 애비뉴 시티 플랫폼을 사용한다. 더 큰 소켓 덕분에 그래나이트 래피즈-AP SKU는 최대 128개의 코어 수에 도달하고, 2소켓 서버를 위한 최대 192개의 PCIe 5.0 레인(1소켓 서버의 경우 최대 136개 레인 옵션)과 12채널 DDR5 메모리(256GB 메모리 모듈 사용 시 1채널당 1 DIMM일 때 최대 3TB(6400MT/s) 또는 1채널당 2 DIMM일 때 최대 6TB(5200MT/s))를 지원한다. 애비뉴 시티 플랫폼에서는 최대 500W의 TDP가 지원된다. 그래나이트 래피즈는 2019년 4월 캐스케이드레이크 출시 이후 인텔이 고급 성능이라는 명칭을 사용한 첫 사례이다.
그래나이트 래피즈-D 프로세서는 2021년 아이스레이크-D 프로세서의 후속작으로 2025년에 출시될 예정이다. 그래나이트 래피즈-D는 낮은 전력 소비량과 통합 I/O 및 가속기를 통해 에지 컴퓨팅 및 네트워킹을 목표로 한다. 그래나이트 래피즈-D는 vRAN(가상 무선 접속 네트워크) 처리 용량을 두 배로 늘리고, 고급 벡터 확장 및 통합 vRAN 부스트 가속을 활용하여 5G 네트워킹을 제공한다. 인텔은 2024년 2월 MWC 바르셀로나에서 그래나이트 래피즈-D 실리콘이 이미 고객에게 샘플링되고 있다고 발표했다. 그래나이트 래피즈-D는 4채널 DDR5 메모리, 최대 32개의 PCIe 5.0 레인 및 최대 16개의 PCIe 4.0 레인을 갖춘 BGA 4368 소켓을 사용한다.
에메랄드 래피즈
에메랄드 래피즈(Emerald Rapids)는 인텔의 5세대 제온 확장형 서버 프로세서의 코드명이며, 인텔 7 노드를 기반으로 한다. 에메랄드 래피즈 CPU는 데이터 센터용으로 설계되었으며, 거의 동시대의 랩터레이크는 데스크톱 및 모바일 용도로 출시되었다. 네빈 나시프는 이 세대의 수석 엔지니어이다.
에메랄드 래피즈 에메랄드 래피즈 프로세서 목록
기울임꼴로 표시된 CPU는 실제로는 사파이어 래피즈 프로세서이며, 코어당 1.875MB의 L3 캐시를 가지고 있다.
접미사 의미:
AMD 900 칩셋 시리즈
AMD 900 칩셋 시리즈(AMD 900 chipset series)는 AMD 800 칩셋 시리즈와 동일하지만, 이전 모델이 소켓 AM3 메인보드에만 있는 반면, 이 시리즈는 소켓 AM3+ 메인보드에서만 찾을 수 있다는 점이 다르다. 2011년에 출시되었다.
이를 통해 소비자는 칩셋 이름을 통해 소켓을 쉽게 식별할 수 있다. 소켓 AM3+는 불도저 (마이크로아키텍처) 기반 FX 프로세서만 지원한다.
AM3+ CPU 지원을 위해 AMD는 9시리즈 칩셋이 하이퍼트랜스포트 3.1(최대 6.4 GT/s)과 함께 사용될 수 있도록 검증했다. 또한 엔비디아와 협력하여 이 칩셋 시리즈에 SLI 지원을 제공했다. 간단한 오버클럭을 위해 AMD 오버드라이브를 지원한다.
AMD 900 칩셋 시리즈 라인업
9xx 시리즈의 모든 칩셋의 공통 기능:
x8 전기적 사양의 4개 물리적 PCIe 2.0 ×16 슬롯(두 개의 PCIe 2.0×16 슬롯을 x16 전기적 사양으로 결합 가능), 1x, 2x 또는 4x 슬롯의 다양한 조합의 6개 PCIe 2.0×1 레인, 그리고 990x 또는 970에는 없는 추가 PCIe 2.0x4 슬롯. 칩셋은 노스브리지에만 총 42개의 PCIe 2.0 레인과 A-Link Express III를 위한 4개의 PCIe 2.0을 제공한다.
(880G와 동일)
AMD 900 칩셋 시리즈 사우스브리지
SB950은 I/O 지원을 제공하는 사우스브리지이다. 다음 추가 기능을 제공한다.
SB920 사우스브리지도 있으며, 다음 기능을 제공한다.
AMD 900 칩셋 시리즈 사우스브리지 문제 (SB9x0)
리눅스 플랫폼:
MSI를 사용하는 HPET 작동은 고장난 LPC 컨트롤러가 MSI 요청을 DMA 사이클로 잘못 해석하여 LPC DMA를 사용하는 장치(플로피, 병렬 포트, FIR 모드 직렬 포트)에서 LPC DMA 손상을 일으킨다.
3개 이상의 SATA 포트가 사용될 때 SATA 컨트롤러에 대해 여러 MSI 벡터를 활성화하면 인터럽트 손실 및 시스템 중단이 발생한다.
AMD 800 칩셋 시리즈
AMD 800 칩셋 시리즈(AMD 800 chipset series)는 어드밴스트 마이크로 디바이시스가 개발한 칩셋 시리즈로, 2009년에 출시되었다. 이 칩셋 시리즈는 2007년 12월 13일에 열린 AMD 재무 분석가의 날 2007 프레젠테이션 슬라이드에서 공개되었다. 또한 이 칩셋 시리즈는 2006년 10월 ATI 인수 완료 후 AMD가 최초의 서버 칩셋과 함께 워크스테이션/서버 시장으로 복귀하는 계기가 되었다.
AMD 800 칩셋 시리즈 라인업
이 칩셋 시리즈는 워크스테이션/서버 시장, 데스크톱 시장, 노트북 시장의 세 가지 시장을 목표로 한다. 칩셋 시리즈에 대한 현재 정보는 매우 부족하며, 공식적으로 발표된 정보는 AMD 890S 칩셋과 AMD 870S 칩셋 두 가지 변형이 있는 서버 칩셋이며, 모두 SB700S 시리즈 사우스브리지와 짝을 이룬다. 이 칩셋들은 코드명 "몬트리올" 프로세서를 지원하도록 예정되어 있었으며, 45 nm 공정으로 제작되고, 소켓 G3 패키지에 담겨 언버퍼드 또는 버퍼드 DDR3 (소켓 G3MX 장착), 하이퍼트랜스포트 3.0 및 IOMMU를 모두 지원하여 코드명 "피라냐" 서버 플랫폼을 형성한다. 그러나 전략 변경의 결과로 AMD는 소켓 G3 및 G3MX에 대한 계획을 완전히 포기하고 새로운 서버 플랫폼을 제공하는 데 집중했다. 또한 단일 프로세서 서버 플랫폼의 경우 SR5580(원래 코드명 "RS780")과 SP5100의 조합으로 코드명 "카탈루냐" 플랫폼을 형성했다.
AMD 800 칩셋 시리즈 라인업
코드명 "피오라노" 플랫폼은 코드명 "이스탄불" 6코어 프로세서로 구성되어 있으며, "이스탄불" 프로세서는 여전히 소켓 F+를 특징으로 하고 듀얼 채널 등록 DDR2 메모리를 지원하며, 이 플랫폼은 하이퍼트랜스포트 3.0 및 IOMMU를 지원한다.
코드명 "마라넬로" 플랫폼은 6코어 "상파울루" 또는 12코어 "마그니-쿠르" 프로세서로 구성된다. 이 두 프로세서는 4채널 DDR3 지원을 갖춘 소켓 G34라는 새로운 소켓을 지원하며, 하이퍼트랜스포트 3.0 및 IOMMU 지원과 같은 다른 플랫폼 기능도 갖춘다.
코드명 "카탈루냐" 플랫폼은 코드명 "스즈카" 쿼드 코어 프로세서로 구성되어 있으며, 소켓 AM3를 특징으로 하고 듀얼 채널 등록 DDR3 메모리를 지원하며, 이 플랫폼은 하이퍼트랜스포트 3.0을 지원한다.
AMD 800 칩셋 시리즈 라인업
칩셋의 코드명 "RD890S", "RD870S" 및 "SB700S"는 "SR5690", "SR5670" 및 "SP5100"으로 변경되었다.
4개의 물리적 PCIe 2.0 x16 슬롯 @ x8 전기적 구성으로 2개의 PCIe 2.0 x16 슬롯 @ x16 전기적 구성, 1개의 PCIe 2.0 x4 슬롯 및 6개의 PCIe 2.0 x1 슬롯을 만들 수 있으며, 칩셋은 노스브리지에만 총 42개의 PCIe 2.0 레인과 A-Link Express III를 위한 4개의 PCIe 2.0 레인을 제공한다.
위에서 언급된 동일한 내부 행사에서 AMD는 SB8xx 제품군의 사우스브리지 기능에 대한 미리 보기를 다음과 같이 제공했다.
AMD 800 칩셋 시리즈 기능
AMD 800 칩셋 시리즈의 일부인 880G 및 890GX는 다양한 수준의 하드웨어 비디오 재생 가속을 지원하는 통합 그래픽(IGP)을 갖추고 있다. IGP 기능은 다음과 같다:
AMD 800 칩셋 시리즈 사우스브리지 문제 (SB8x0)
AMD는 SB8x0 오류를 공개적으로 제공하지 않는다. 대부분의 운영 체제는 안정적으로 작동하기 위해 패치가 필요하다.
AMD 580 칩셋 시리즈
AMD 580 칩셋 시리즈(AMD 580 chipset series)는 AMD 그래픽스 프로덕트 그룹이 AMD 프로세서를 위해 설계한 컴퓨터 칩셋 시리즈이다. ATI의 크로스파이어 멀티 GPU 기술과 함께 사용하도록 설계되었으며, 두 PCI 익스프레스 슬롯 모두 각각 x16 레인으로 작동한다.
AMD 580 칩셋 시리즈 역사
580X 칩셋은 원래 "ATI 라데온 Xpress 3200 칩셋"으로 명명되었다. 라데온 Xpress 칩셋은 ATI가 데스크톱 분야, 특히 ATI의 경쟁사인 엔비디아가 시장에서 명확한 우위를 점하고 있던 AMD 소켓 939 플랫폼에 진입하기 위해 설계되었다. Xpress 200은 칩셋의 하이엔드 버전으로 간주되는 크로스파이어 에디션과 함께 출시되었다. 그러나 크로스파이어 마스터 카드의 출시 지연으로 인해 ATI는 시간 제약으로 인텔 플랫폼을 폐기하고 소켓 939 플랫폼을 출시할 수밖에 없었다. 리뷰에서는 Xpress 200 크로스파이어가 엔비디아의 nForce 4 SLI와 맞먹는 성능을 제공한다고 평가했다. nForce 4 16x SLI의 출시와 함께 ATI는 전략을 변경하고 RD580 칩셋을 발표했다.
AMD 580 칩셋 시리즈 역사
RD580은 노스브리지 내에 40개의 PCI 익스프레스 레인이 있다는 점을 제외하고는 Xpress 200 칩셋과 동일했다. ATI는 20개의 PCI 익스프레스 레인을 가진 두 개의 칩셋이 멀티 GPU 구성으로 작동할 때 데이터 전송 속도를 늦출 것이라고 주장했다. 노스브리지 내에 모든 PCI 익스프레스 레인을 배치하는 것이 nForce 4 16x SLI에 비해 더 효율적이고 병목 현상이 적다고 주장되었다. RD580은 "라데온 Xpress 3200"으로 불렸으며 2006년 3월 1일에 출시되었다. 이 칩셋은 새로운 소켓 AM2에도 구성되어 있으며, 이에 따라 많은 메인보드 제조업체들은 소켓 939 RD580을 건너뛰고 소켓 AM2 버전 RD580에 대한 연구개발 (R&D)을 시작하기로 결정했다.
AMD 580 칩셋 시리즈 역사
소켓 AM2의 출시와 함께 ATI는 RD580 노스브리지와 호환되는 SB600 사우스브리지의 출시도 발표했다. 원래 SB450/SB460은 USB 설계에 심각한 결함이 있었고 엔비디아의 경쟁 제품에 비해 최신 기능이 부족하여 판매 부진으로 이어졌다. ULi 1575 사우스브리지는 엔비디아가 ULI를 인수하기 전까지 선호되는 다른 사우스브리지였다. 그 결과, ATI는 ULI 1575와 동등하거나 그 이상의 사우스브리지를 설계해야 한다는 높은 기대를 받았다. 소켓 AM2용 레퍼런스 보드가 출시되면서 많은 사이트에서 SB600 사우스브리지의 큰 개선으로 ATI가 엔비디아와 동등한 위치에 있다고 평가했다.
ATI 인수가 완료됨에 따라 AMD는 현재 AMD 플랫폼용 모든 ATI 칩셋의 이름을 변경했다. 소켓 AM2 프로세서용 Xpress 3200 크로스파이어 칩셋은 "AMD 580X 크로스파이어" 칩셋으로 이름이 변경되었으며, 소켓 939 버전의 경우 AMD가 소켓 939 CPU 생산을 중단했으므로 Xpress 3200 크로스파이어 칩셋의 이름은 변경되지 않았다.
AMD 580 칩셋 시리즈 AMD 칩셋 명칭
오늘날 소비자들에게 RD580은 "크로스파이어 Xpress 3200"으로 알려져 있다.
ATI가 2006년 10월 AMD의 자회사로 합병되면서 AMD 칩셋 플랫폼의 명명 체계가 변경되었으며, 아래에 요약되어 있다.
AMD 칩셋 명명 규칙에 따르면, 모든 AMD 칩셋은 AMD + 칩셋 코드 + 제품 세그먼트 코드 (X(멀티 GPU), T(프리미엄 클래스 IGP), G(메인스트림 클래스 IGP), V(밸류 클래스 IGP) 포함)로 명명됩니다. 이 규칙에 따라 이전에 ATI Xpress 3200, 코드명 RD580으로 명명되었던 것은 이제 AMD 580X 크로스파이어로 명명됩니다.
AMD 580 칩셋 시리즈 AMD 칩셋 명칭
모바일 플랫폼의 경우 명칭이 약간 다릅니다. AMD + M + 칩셋 코드를 따릅니다. 예를 들어, RX690M은 AMD M690으로 명명됩니다. 또한 칩셋에 IGP가 있는 경우 그래픽 부분에는 ATI 브랜드가 유지됩니다. 예를 들어, 차세대 AMD IGP RS690 [칩셋]은 "ATI 라데온 X1250 그래픽이 포함된 AMD 690G 칩셋"이라는 이름을 얻었습니다. (According to the rule of denomination of AMD chipset, all AMD chipsets are denominated as AMD + chipset's code + code of product segment, in which the product segment includes X(Multi GPU), T(Premium Class IGP), G(Mainstream Class IGP) and V(Value Class IGP). Under the rule, therefore, the previously denominated ATI Xpress 3200, codename RD580, now is denominated to AMD 580X CrossFire.
AMD 580 칩셋 시리즈 AMD 칩셋 명칭
For mobile platform, the denomination is a little bit different; this is followed by AMD + M + chipset's code. For example, RX690M is denominated as AMD M690. In addition, if the chipset has IGP, the brand of ATI is kept in the graphic part. For example, the next-generation AMD IGP RS690 [chipset] has got the name "AMD 690G Chipset with ATI Radeon X1250 Graphics".)— HKEPC, 명명 체계 변경에 대한 보고서
따라서 명명 체계에 따라 칩셋은 다음과 같이 이름이 변경된다.
예를 들어, 멀티 GPU를 지원하는 칩셋은 접미사로 "X"를 추가하여 "RD580"이 "AMD 580X 크로스파이어 칩셋"이 된다.
AMD 580 칩셋 시리즈 공통 기능
노스브리지는 최대 40개의 PCI 익스프레스 레인을 지원한다. 32개의 PCI 익스프레스 레인은 두 개의 16x PCI 익스프레스 슬롯에 할당된다. 4개의 PCI 익스프레스 레인은 노스브리지와 사우스브리지(A-Link II) 간의 상호 연결에 사용된다. 나머지 PCI 익스프레스 레인의 구성은 메인보드 제조업체의 결정에 달려 있다.
4개의 SATA 및 4개의 PATA 드라이브 지원. SB450/SB460 사우스브리지와 함께 사용할 경우 SATA는 RAID 0, 1 또는 0+1을 구성할 수 있다. ULI M1575 사우스브리지와 함께 사용할 경우 4개의 SATA2/SATA 및 4개의 PATA 드라이브를 지원하며 SATA는 RAID 0, 1, 1+0, 5 또는 JBOD (Just a Bunch of Disks라고도 함)를 구성할 수 있다. SB600과 함께 사용할 경우 RAID 표준 0, 1 또는 1+0 레벨을 지원하는 4개의 SATA 및 2개의 PATA 드라이브를 지원한다.
AMD 580 칩셋 시리즈 라인업
참고: 다음 하위 섹션 목록은 AMD의 새로운 명명 체계를 따른다.
이 보고서에 따르면, 코드명 "RD550"인 칩셋은 "AMD 550X 크로스파이어 칩셋"으로 명명되었으며, 듀얼 카드 크로스파이어 구성에 2개의 PCI-E 레인을 제공하고 메인스트림 시장에 중점을 둔다. 550X는 2007년 상반기에 출시될 예정이었다. 그러나 2007년 5월 중순까지 550X 칩셋의 출시 징후는 없었다.
AMD 580 칩셋 시리즈 라인업
일부 580X 및 480X 칩셋, 모든 570X 칩셋, 모든 AMD 690 칩셋 및 초기 AMD 790 칩셋과 결합되는 사우스브리지는 SB600 또는 IXP600이다. 이것은 23mm×23mm 크기, 549핀 플립칩 볼 그리드 배열 패키지로 130 nm 제조 공정을 기반으로 하며, 10개의 USB, 1개의 ATA/133, 4개의 SATA 3.0 Gbit/s 인터페이스를 제공한다. 모든 4개의 SATA 포트에서 RAID 0, 1, 0+1, 10을 지원하며(RAID 10 기능에는 4개의 포트 모두 필요), Alert Standards Format (ASF) 2.0 및 고화질 오디오 코덱을 지원한다. 또한 칩셋은 64비트 DMA를 지원한다고 하지만 실제로는 32비트만 지원한다.
SB660은 SB660이 설계되지 않은 x86 CPU 대신 파워PC CPU가 탑재된 AmigaOne X1000에 사용된다는 점이 주목할 만하다.
해외주식노트
해외주식노트(영어: Global Stock Note)는 대한민국의 브릿지옥션 주식회사에서 해외 주식 정보 제공 플랫폼이다. 미국 증시를 중심으로 실시간 시세, 분석 정보, 투자 교육 콘텐츠를 제공한다.
해외주식노트 개요
해외주식노트는 2025년 설립된 금융 정보 플랫폼으로, 한국 투자자들에게 미국 주식시장 정보를 실시간으로 제공하는 서비스이다. 나스닥, S&P 500, 다우 존스 등 주요 지수와 테슬라, 엔비디아, 애플 등 주요 종목의 실시간 시세를 제공한다. 또한 SKT와 부가서비스
정식승인 서비스이다.
해외주식노트 특징
해외주식노트는 다음과 같은 데이터를 제공한다:
옴미터
옴미터(Ohmmeter)는 전기저항 (회로 또는 부품이 전류의 흐름에 제공하는 저항)을 측정하는 전기 계측기이다. 멀티미터 또한 저항 측정 모드에서 옴미터로 작동한다. 옴미터는 저항을 측정할 회로 또는 부품에 전류를 인가한다. 그런 다음 결과 전압을 측정하고 옴의 법칙을 사용하여 저항을 계산한다.
옴미터는 전류를 흐르게 하거나 전원에 연결된 회로나 부품에 연결해서는 안 된다. 옴미터를 연결하기 전에 전원을 차단해야 한다. 옴미터는 요구 사항(측정되는 저항이 회로의 일부인지 또는 션트 저항인지)에 따라 직렬 또는 병렬로 연결할 수 있다.
옴미터 설계의 진화
최초의 옴미터는 '비율계(ratiometer)'로 알려진 일종의 미터 운동을 기반으로 했다. 이들은 후기 계측기에서 발견되는 검류계 유형의 운동과 유사했지만, 복원력을 제공하는 헤어스프링 대신 전도성 '인대'를 사용했다. 이들은 운동에 순회전력을 제공하지 않았다. 또한 운동은 두 개의 코일로 감겨 있었다. 하나는 직렬 저항을 통해 배터리 공급 장치에 연결되었다. 두 번째는 두 번째 저항과 테스트 중인 저항을 통해 동일한 배터리 공급 장치에 연결되었다. 미터의 표시는 두 코일을 통해 흐르는 전류의 비율에 비례했다(따라서 '비율계'). 이 비율은 테스트 중인 저항의 크기에 따라 결정되었다. 이 배열의 장점은 두 가지였다. 첫째, 저항 표시는 배터리 전압과 완전히 독립적이었고(실제로 전압을 생성하는 한) 영점 조정이 필요하지 않았다. 둘째, 저항 스케일은 비선형이었지만, 전체 편향 범위에서 스케일은 정확하게 유지되었다. 두 코일을 교환하여 두 번째 범위를 제공할 수 있었다. 이 스케일은 첫 번째 스케일과 비교하여 반대였다. 이 유형의 계측기의 특징은 테스트 리드가 분리되면(배터리가 운동에서 분리되는 동작) 임의의 저항 값을 계속 표시한다는 점이었다. 이 유형의 옴미터는 멀티미터 설계에 쉽게 통합될 수 없었기 때문에 항상 저항만 측정했다. 수동 크랭크 발전기에 의존하는 절연 테스터도 동일한 원리로 작동했다. 이는 표시가 실제로 생성된 전압과 전적으로 독립적임을 보장했다.
옴미터 설계의 진화
후속 옴미터 설계는 전압을 저항에 인가하기 위해 작은 배터리를 제공하고, 저항을 통해 흐르는 전류를 측정하기 위해 검류계를 사용했다(배터리, 검류계 및 저항 모두 직렬로 연결됨). 검류계의 눈금은 옴 단위로 표시되었는데, 이는 배터리에서 나오는 고정 전압이 저항이 증가함에 따라 미터를 통해 흐르는 전류(및 편향)가 감소하도록 보장했기 때문이다. 옴미터는 자체적으로 회로를 형성하므로 조립된 회로 내에서 사용할 수 없다. 이 설계는 이전 설계보다 훨씬 간단하고 저렴했으며 멀티미터 설계에 통합하기 쉬웠으므로 아날로그 옴미터의 가장 일반적인 형태였다. 이 유형의 옴미터는 두 가지 내재된 단점이 있다. 첫째, 각 측정 전에 측정 지점을 함께 단락하고 영점 옴 표시를 위해 조정을 수행하여 미터를 영점 조정해야 한다. 이는 배터리 전압이 시간이 지남에 따라 감소함에 따라 전체 편향에서 영점 표시를 유지하기 위해 미터의 직렬 저항을 줄여야 하기 때문이다. 둘째, 첫 번째와 결과적으로, 테스트 중인 특정 저항에 대한 실제 편향은 내부 저항이 변경됨에 따라 달라진다. 이는 영점 및 최대 편향(각각 무한대 및 영 저항)에서만 정확하며, 다른 모든 표시는 배터리 전압에 따라 달라지므로 조정 가능한 직렬 저항 값도 달라진다. 배터리가 노후화될수록 테스트 중인 특정 저항에 대한 판독값은 점점 낮아진다.
옴미터 설계의 진화
더 정확한 유형의 옴미터는 저항을 통해 일정한 전류(I)를 흘려보내는 전자 회로와 저항 양단의 전압(V)을 측정하는 다른 회로를 가지고 있다. 이 측정값은 아날로그 디지털 변환기(ADC)를 통해 디지털화된 후, 마이크로컨트롤러 또는 마이크로프로세서가 옴의 법칙에 따라 전류와 전압을 나누고 이를 디스플레이에 디코딩하여 사용자에게 측정하는 저항 값의 판독값을 즉시 제공한다. 이러한 유형의 미터는 전류, 전압 및 저항을 모두 한 번에 측정하므로, 이러한 유형의 회로는 디지털 멀티미터에서 자주 사용된다.
옴미터 정밀 옴미터
매우 작은 저항의 고정밀 측정에는 위의 유형의 미터가 부적절하다. 이는 부분적으로는 측정된 저항이 옴미터의 본질적인 저항에 비해 너무 작을 때 편향 변화 자체가 작기 때문이기도 하지만(전류 분배를 통해 해결할 수 있음), 주로 미터의 판독값이 측정 리드의 저항, 접촉 저항 및 측정되는 저항의 합이기 때문이다. 이러한 효과를 줄이기 위해 정밀 옴미터에는 켈빈 접점이라고 불리는 4개의 단자가 있다. 두 단자는 미터로 전류를 전달하고 미터에서 전류를 가져오는 반면, 다른 두 단자는 미터가 저항 양단의 전압을 측정하도록 허용한다. 이 배열에서 전원은 외부 단자 쌍을 통해 측정할 저항과 직렬로 연결되고, 두 번째 쌍은 전압 강하를 측정하는 검류계와 병렬로 연결된다. 이 유형의 미터에서는 첫 번째 리드 쌍의 저항과 접촉 저항으로 인한 전압 강하는 미터에 의해 무시된다. 이 4단자 측정 기술은 1861년 매우 낮은 저항을 측정하기 위해 켈빈 브리지를 발명한 윌리엄 톰슨, 켈빈 경의 이름을 따서 켈빈 감지라고 불린다. 4단자 측정 방식은 낮은 저항을 정확하게 측정하는 데에도 활용할 수 있다.