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SDRAM 명령 상호작용
NOP(동작 없음) 명령은 항상 허용되는 반면, 모드 레지스터 로드 명령은 모든 뱅크가 유휴 상태여야 하며, 변경 사항이 적용될 때까지 지연이 필요하다. 자동 새로 고침 명령 또한 모든 뱅크가 유휴 상태여야 하며, 칩을 유휴 상태로 되돌리는 데 새로 고침 주기 시간 tRFC가 소요된다. (이 시간은 일반적으로 tRCD + tRP와 같다.) 유휴 뱅크에서 허용되는 유일한 다른 명령은 활성 명령이다. 이 명령은 위에서 언급했듯이, 행이 완전히 열리고 읽기 및 쓰기 명령을 수락할 수 있게 되기까지 tRCD가 소요된다.
뱅크가 열리면 읽기, 쓰기, 버스트 종료, 프리차지 등 네 가지 명령이 허용된다. 읽기 및 쓰기 명령은 버스트를 시작하며, 이는 후속 명령에 의해 중단될 수 있다.
읽기, 버스트 종료 또는 프리차지 명령은 읽기 명령 후 언제든지 발행될 수 있으며, 구성된 CAS 레이턴시 후에 읽기 버스트를 중단한다. 따라서 사이클 0에 읽기 명령이 발행되고, 사이클 2에 다른 읽기 명령이 발행되며, CAS 레이턴시가 3인 경우, 첫 번째 읽기 명령은 사이클 3과 4 동안 데이터를 버스트하기 시작하고, 두 번째 읽기 명령의 결과는 사이클 5부터 나타난다.
SDRAM 명령 상호작용
사이클 2에 발행된 명령이 버스트 종료 또는 활성 뱅크의 프리차지였다면, 사이클 5 동안 출력은 생성되지 않는다.
중단하는 읽기는 어떤 활성 뱅크라도 가능하지만, 프리차지 명령은 동일한 뱅크 또는 모든 뱅크에 대한 읽기 버스트만 중단한다. 다른 뱅크에 대한 프리차지 명령은 읽기 버스트를 중단하지 않는다.
쓰기 명령으로 읽기 버스트를 중단하는 것은 가능하지만 더 어렵다. DQM 신호를 사용하여 SDRAM의 출력을 억제하여 메모리 컨트롤러가 쓰기 작업에 맞춰 DQ 라인으로 SDRAM에 데이터를 구동할 수 있도록 해야 한다. DQM이 읽기 데이터에 미치는 영향은 두 사이클 지연되지만, 쓰기 데이터에 미치는 영향은 즉각적이기 때문에 DQM은 쓰기 명령 최소 두 사이클 전에 (읽기 데이터를 마스크하기 위해) 올려야 하지만, 쓰기 명령 사이클에는 내려야 한다 (쓰기 명령이 효과를 내기 위함).
SDRAM 명령 상호작용
이를 단 두 클록 사이클 내에 수행하려면 SDRAM이 클록 에지에서 출력을 끄는 데 걸리는 시간과 다음 클록 에지에서 쓰기 작업을 위해 SDRAM에 입력으로 데이터를 제공해야 하는 시간 사이에 신중한 조율이 필요하다. 클록 주파수가 너무 높아 충분한 시간을 허용하지 않는 경우, 세 사이클이 필요할 수 있다.
읽기 명령에 자동 프리차지가 포함된 경우, 프리차지는 중단 명령과 동일한 사이클에 시작된다.
SDRAM 버스트 순서
CPU 캐시가 있는 최신 마이크로프로세서는 일반적으로 캐시 라인 단위로 메모리에 접근한다. 64바이트 캐시 라인을 전송하려면 64비트 DIMM에 연속적으로 8번 접근해야 하는데, 이는 모드 레지스터를 사용하여 SDRAM 칩을 8단어 버스트를 수행하도록 구성함으로써 단일 읽기 또는 쓰기 명령으로 모두 트리거할 수 있다. 캐시 라인 페치는 일반적으로 특정 주소에서 읽기 동작으로 트리거되며, SDRAM은 캐시 라인의 "크리티컬 워드"가 먼저 전송되도록 허용한다. (여기서 "워드"는 SDRAM 칩 또는 DIMM의 폭을 의미하며, 일반적인 DIMM의 경우 64비트이다.) SDRAM 칩은 캐시 라인에서 나머지 단어의 순서에 대해 두 가지 가능한 규칙을 지원한다.
SDRAM 버스트 순서
버스트는 항상 BL의 배수에서 시작하는 BL 연속 단어의 정렬된 블록에 액세스한다. 예를 들어, 4단어 버스트가 열 주소 4에서 7까지 액세스하면 단어 4에서 7까지 반환된다. 그러나 순서는 요청된 주소와 구성된 버스트 유형 옵션(순차 또는 인터리브)에 따라 달라진다. 일반적으로 메모리 컨트롤러는 둘 중 하나를 필요로 한다. 버스트 길이가 1 또는 2일 때는 버스트 유형이 중요하지 않다. 버스트 길이가 1일 때는 요청된 단어만 액세스된다. 버스트 길이가 2일 때는 요청된 단어가 먼저 액세스되고, 정렬된 블록의 다른 단어가 두 번째로 액세스된다. 이는 짝수 주소가 지정된 경우 다음 단어이고, 홀수 주소가 지정된 경우 이전 단어이다.
SDRAM 버스트 순서
순차 버스트 모드의 경우, 나중 단어는 주소가 증가하는 순서로 액세스되며, 블록의 끝에 도달하면 시작으로 돌아간다. 따라서 예를 들어, 버스트 길이가 4이고 요청된 열 주소가 5인 경우, 단어는 5-6-7-4 순서로 액세스된다. 버스트 길이가 8인 경우, 액세스 순서는 5-6-7-0-1-2-3-4가 된다. 이는 열 주소에 카운터를 추가하고 버스트 길이를 넘는 캐리는 무시함으로써 이루어진다. 인터리브 버스트 모드는 카운터와 주소 간의 배타적 논리합 연산을 사용하여 주소를 계산한다. 동일한 시작 주소 5를 사용하여 4단어 버스트는 5-4-7-6 순서로 단어를 반환한다. 8단어 버스트는 5-4-7-6-1-0-3-2가 된다. 사람에게는 더 혼란스럽지만, 하드웨어에서 구현하기는 더 쉬울 수 있으며, 인텔 마이크로프로세서에서 선호된다.
요청된 열 주소가 블록의 시작에 있으면, 두 버스트 모드(순차 및 인터리브) 모두 동일한 순차 시퀀스 0-1-2-3-4-5-6-7으로 데이터를 반환한다. 차이점은 크리티컬 워드 우선 순서로 메모리에서 캐시 라인을 가져올 때만 중요하다.
SDRAM 모드 레지스터
단일 데이터 속도 SDRAM은 단일 10비트 프로그래밍 가능한 모드 레지스터를 가지고 있다. 이후의 더블 데이터 속도 SDRAM 표준은 뱅크 주소 핀을 사용하여 주소 지정되는 추가 모드 레지스터를 추가한다. SDR SDRAM의 경우, 뱅크 주소 핀과 A10 이상의 주소 라인은 무시되지만, 모드 레지스터 쓰기 중에는 0이어야 한다.
비트는 M9에서 M0까지이며, 모드 레지스터 로드 주기 동안 A9에서 A0까지의 주소 라인에 표시된다.
M6, M5, M4: CAS 레이턴시. 일반적으로 010 (CL2) 및 011 (CL3)만 유효하다. 읽기 명령과 칩에서 데이터 출력 사이의 사이클 수를 지정한다. 칩에는 나노초 단위의 이 값에 대한 기본 제한이 있다. 초기화하는 동안 메모리 컨트롤러는 클럭 주파수에 대한 지식을 사용하여 해당 제한을 사이클로 변환해야 한다.
SDRAM 모드 레지스터
M2, M1, M0: 버스트 길이. 000, 001, 010 및 011 값은 각각 1, 2, 4 또는 8 워드의 버스트 크기를 지정한다. 각 읽기 (및 M9가 0인 경우 쓰기)는 버스트 중지 또는 다른 명령에 의해 중단되지 않는 한 해당 수의 액세스를 수행한다. 111 값은 전체 행 버스트를 지정한다. 버스트는 중단될 때까지 계속된다. 전체 행 버스트는 순차 버스트 유형에서만 허용된다.
이후 (더블 데이터 레이트) SDRAM 표준은 더 많은 모드 레지스터 비트를 사용하며 "확장 모드 레지스터"라고 불리는 추가 모드 레지스터를 제공한다. 레지스터 번호는 모드 레지스터 로드 명령 동안 뱅크 주소 핀에 인코딩된다. 예를 들어, DDR2 SDRAM은 13비트 모드 레지스터, 13비트 확장 모드 레지스터 No. 1 (EMR1), 5비트 확장 모드 레지스터 No. 2 (EMR2)를 가지고 있다.
SDRAM 자동 새로 고침
RAM 칩은 각 뱅크의 각 행을 열고 닫음으로써(활성화 및 프리차징) 새로 고칠 수 있다. 그러나 메모리 컨트롤러를 단순화하기 위해 SDRAM 칩은 "자동 새로 고침" 명령을 지원하며, 이 명령은 각 뱅크의 한 행에 대해 이러한 작업을 동시에 수행한다. SDRAM은 또한 모든 가능한 행을 반복하는 내부 카운터를 유지한다. 메모리 컨트롤러는 각 새로 고침 간격마다 충분한 수의 자동 새로 고침 명령(우리가 사용했던 예에서는 행당 하나, 8192개)만 발행하면 된다(tREF = 64ms가 일반적인 값). 이 명령이 발행될 때 모든 뱅크는 유휴 상태여야 한다(닫힌 상태, 프리차지된 상태).
SDRAM 저전력 모드
앞서 언급했듯이, 클럭 활성화(CKE) 입력은 SDRAM에 대한 클럭을 효과적으로 중지하는 데 사용될 수 있다. CKE 입력은 클럭의 각 상승 에지에서 샘플링되며, 낮으면 다음 클럭의 상승 에지는 CKE 확인 외의 모든 목적으로 무시된다. CKE가 낮은 상태를 유지하는 한, 클럭 속도를 변경하거나 클럭을 완전히 중지하는 것이 허용된다.
SDRAM이 동작을 수행하는 동안 CKE가 낮아지면, CKE가 다시 높아질 때까지 단순히 "정지" 상태를 유지한다.
SDRAM이 CKE가 낮아질 때 유휴 상태(모든 뱅크 프리차지, 진행 중인 명령 없음)이면, SDRAM은 자동으로 절전 모드로 진입하며, CKE가 다시 높아질 때까지 최소 전력을 소비한다. 이는 최대 새로 고침 간격 tREF보다 오래 지속되어서는 안 되며, 그렇지 않으면 메모리 내용이 손실될 수 있다. 이 시간 동안 추가적인 전력 절약을 위해 클럭을 완전히 멈추는 것은 합법적이다.
SDRAM 저전력 모드
마지막으로, 자동 새로 고침 명령이 SDRAM으로 전송되는 동시에 CKE가 낮아지면, SDRAM은 자체 새로 고침 모드로 진입한다. 이는 절전 모드와 유사하지만, SDRAM은 온칩 타이머를 사용하여 필요에 따라 내부 새로 고침 사이클을 생성한다. 이 시간 동안 클럭을 멈출 수 있다. 자체 새로 고침 모드는 절전 모드보다 약간 더 많은 전력을 소비하지만, 메모리 컨트롤러를 완전히 비활성화할 수 있어 일반적으로 차이를 상쇄하고도 남는다.
배터리 구동 장치를 위해 설계된 SDRAM은 몇 가지 추가적인 절전 옵션을 제공한다. 하나는 온도 의존형 새로 고침으로, 온칩 온도 센서가 낮은 온도에서 새로 고침 속도를 낮추어 항상 최악의 경우 속도로 실행되는 것을 방지한다. 또 다른 하나는 선택적 새로 고침으로, 자체 새로 고침을 DRAM 배열의 일부로 제한한다. 새로 고침되는 비율은 확장 모드 레지스터를 사용하여 구성된다. 세 번째는 모바일 DDR(LPDDR) 및 LPDDR2에 구현된 "딥 절전" 모드로, 메모리를 무효화하고 종료하려면 전체 재초기화가 필요하다. 이는 CKE를 낮추면서 "버스트 종료" 명령을 전송하여 활성화된다.
SDRAM DDR SDRAM 프리페치 아키텍처
DDR SDRAM은 메모리의 공통 물리적 행에 있는 여러 데이터 워드에 빠르고 쉽게 접근할 수 있도록 프리페치 아키텍처를 사용한다.
프리페치 아키텍처는 DRAM에 대한 메모리 액세스의 특정 특성을 활용한다. 일반적인 DRAM 메모리 동작은 비트라인 프리차지, 행 액세스, 열 액세스 세 가지 단계로 이루어진다. 행 액세스는 DRAM 메모리 셀의 미세한 신호를 신중하게 감지하는 것을 포함하므로 읽기 동작의 핵심이며, 메모리 동작 중 가장 느린 단계이다. 그러나 한 번 행이 읽히면, 동일한 행에 대한 후속 열 액세스는 감지 증폭기가 래치 역할도 하므로 매우 빠를 수 있다. 참고로, 1 Gbit DDR3 장치의 한 행은 2,048 비트 너비이므로, 내부적으로 행 액세스 단계 동안 2,048비트가 2,048개의 개별 감지 증폭기로 읽어들여진다. 행 액세스는 DRAM 속도에 따라 50 ns가 걸릴 수 있지만, 열린 행에서 열 액세스는 10ns 미만이다.
SDRAM DDR SDRAM 프리페치 아키텍처
기존 DRAM 아키텍처는 오랫동안 열린 행의 비트에 대한 빠른 열 액세스를 지원해 왔다. 2,048비트 너비의 행을 가진 8비트 너비의 메모리 칩의 경우, 행의 256개 데이터워드(2048/8) 중 어느 하나에 대한 액세스도 다른 행에 대한 개입 액세스가 발생하지 않는 한 매우 빠를 수 있다.
기존의 빠른 컬럼 접근 방식의 단점은 새로운 컬럼 주소를 각 추가 데이터 워드에 대해 보내야 한다는 점이었다. 주소 버스는 데이터 버스와 동일한 주파수에서 작동해야 했다. 프리페치 아키텍처는 단일 주소 요청으로 여러 데이터 워드를 얻을 수 있도록 하여 이 프로세스를 단순화한다.
SDRAM DDR SDRAM 프리페치 아키텍처
프리페치 버퍼 아키텍처에서는 메모리 액세스가 행에서 발생할 때 버퍼가 행의 인접한 데이터 워드 세트를 잡고 개별 열 주소 요청 없이 IO 핀에서 빠르게 ("버스트"하여) 읽어낸다. 이는 CPU가 메모리에서 인접한 데이터 워드를 원한다고 가정하며, 실제로는 매우 자주 그렇다. 예를 들어, DDR1에서는 동일한 클럭 사이클에서 각 칩에서 두 개의 인접한 데이터 워드가 읽혀져 프리페치 버퍼에 저장된다. 그런 다음 각 워드는 클럭 사이클의 연속적인 상승 및 하강 에지에서 전송된다. 마찬가지로, 4n 프리페치 버퍼가 있는 DDR2에서는 4개의 연속적인 데이터 워드가 읽혀져 버퍼에 저장되는 동안 DDR 내부 클럭보다 두 배 빠른 클럭이 더 빠른 외부 클럭의 연속적인 상승 및 하강 에지에서 각 워드를 전송한다.
프리페치 버퍼 깊이는 코어 메모리 주파수와 IO 주파수 간의 비율로 생각할 수도 있다. 8n 프리페치 아키텍처(DDR3 등)에서는 IO가 메모리 코어보다 8배 빠르게 작동한다(각 메모리 액세스는 IO에서 8개의 데이터 워드 버스트를 발생시킨다). 따라서 200MHz 메모리 코어는 각각 8배 빠르게 작동하는 IO(초당 1600메가비트)와 결합된다. 메모리에 16개의 IO가 있다면 총 읽기 대역폭은 200MHz x 액세스당 8개 데이터 워드 x 16개 IO = 초당 25.6 기가비트(Gbit/s) 또는 초당 3.2 기가바이트(GB/s)가 된다. 여러 DRAM 칩이 있는 모듈은 그에 상응하는 더 높은 대역폭을 제공할 수 있다.
SDRAM의 각 세대는 프리페치 버퍼 크기가 다르다.
SDRAM 세대
원래는 단순히 SDRAM으로 알려져 있었으며, 단일 데이터 속도 SDRAM은 클록 주기당 하나의 명령을 수락하고 하나의 데이터 워드를 전송할 수 있다. 칩은 다양한 데이터 버스 크기(가장 일반적으로 4, 8 또는 16비트)로 만들어지지만, 칩은 일반적으로 한 번에 64(비ECC) 또는 72(ECC)비트를 읽거나 쓰는 168핀 DIMM으로 조립된다.
데이터 버스의 사용은 복잡하여 복잡한 메모리 컨트롤러 회로가 필요하다. 이는 DRAM에 기록된 데이터는 쓰기 명령과 같은 주기에 제시되어야 하지만, 읽기 작업은 읽기 명령 후 2~3주기 후에 출력을 생성하기 때문이다. DRAM 컨트롤러는 데이터 버스가 읽기와 쓰기에 동시에 필요하지 않도록 보장해야 한다.
일반적인 SDR SDRAM 클록 속도는 66, 100, 133 MHz(각각 15, 10, 7.5 ns 주기)이며, 각각 PC66, PC100, PC133으로 표기된다. 최대 200 MHz의 클록 속도를 사용할 수 있었다. 3.3 V의 전압에서 작동한다.
SDRAM 세대
이 유형의 SDRAM은 클럭 사이클당 하나의 데이터 워드만 전송되기 때문에(단일 데이터 속도) DDR 변형보다 느리다. 그러나 이 유형은 일반적으로 하나의 데이터 워드를 전송하는 데 2~3클럭이 걸렸던 이전 모델인 확장 데이터 출력 DRAM (EDO-RAM) 및 고속 페이지 모드 DRAM (FPM-RAM)보다 빠르다.
PC66은 합동 전자 장치 공학 협의회에서 정의한 내부 착탈식 컴퓨터 메모리 표준을 가리킨다. PC66은 66.66 MHz의 클록 주파수에서 64비트 버스로 3.3 V 전압으로 작동하는 동기식 DRAM이다. PC66은 168핀 DIMM 및 144핀 SO-DIMM 폼 팩터로 제공된다. 이론적 대역폭은 533 MB/s이다. (1 MB/s = 초당 1백만 바이트)
이 표준은 인텔 펜티엄 및 AMD K6 기반 PC에서 사용되었다. 또한 베이지 파워 맥 G3, 초기 아이북 및 파워북 G3에도 적용되었다. FSB가 66 MHz인 많은 초기 인텔 셀러론 시스템에서도 사용되었다. PC100 및 PC133 표준에 의해 대체되었다.
SDRAM 세대
PC100은 합동 전자 장치 공학 협의회에서 정의한 내부 착탈식 컴퓨터 랜덤 액세스 메모리 표준이다. PC100은 100 MHz 클럭 주파수에서 64비트 버스 폭으로 3.3 V 전압에서 작동하는 동기식 DRAM을 나타낸다. PC100은 168핀 DIMM 및 144핀 SO-DIMM 폼 팩터로 제공된다. PC100은 PC66과 하위 호환되며 PC133 표준에 의해 대체되었다.
100MHz SDRAM 칩으로 구성된 모듈이 반드시 100MHz에서 작동할 수 있는 것은 아니다. PC100 표준은 메모리 모듈 전체의 기능을 명시한다. PC100은 많은 오래된 컴퓨터에서 사용된다. 1990년대 후반의 PC가 PC100 메모리를 가장 흔하게 사용했다.
SDRAM 세대
PC133은 합동 전자 장치 공학 협의회에서 정의한 컴퓨터 메모리 표준이다. PC133은 133 MHz 클럭 주파수에서 64비트 폭의 버스를 통해 3.3 V 전압으로 작동하는 SDR SDRAM을 가리킨다. PC133은 168핀 DIMM 및 144핀 SO-DIMM 폼 팩터로 제공된다. PC133은 JEDEC이 승인한 가장 빠르고 마지막 SDR SDRAM 표준이며, 초당 1.066 GB의 대역폭을 제공한다 ([133.33 MHz * 64/8]=1.066 GB/s). (1 GB/s = 초당 10억 바이트) PC133은 PC100 및 PC66과 하위 호환된다.
SDRAM 세대
DRAM의 액세스 레이턴시는 DRAM 배열에 의해 근본적으로 제한되지만, DRAM은 각 내부 읽기 작업이 실제로 수천 비트의 행이므로 매우 높은 잠재적 대역폭을 가진다. 이 대역폭을 사용자에게 더 많이 제공하기 위해 더블 데이터 레이트 인터페이스가 개발되었다. 이 인터페이스는 클록 주기당 한 번씩 수락되는 동일한 명령을 사용하지만, 클록 주기당 두 개의 데이터 워드를 읽거나 쓴다. DDR 인터페이스는 클록 신호의 상승 에지와 하강 에지 모두에서 데이터를 읽고 쓰는 방식으로 이를 달성한다. 또한, SDR 인터페이스 타이밍에 대한 일부 사소한 변경이 사후적으로 이루어졌으며, 공급 전압이 3.3V에서 2.5V로 감소되었다. 결과적으로, DDR SDRAM은 SDR SDRAM과 하위 호환되지 않는다.
DDR SDRAM (때로는 더 명확하게 DDR1이라고도 함)은 최소 읽기 또는 쓰기 단위를 두 배로 늘린다. 모든 액세스는 최소한 두 개의 연속된 워드를 참조한다.
SDRAM 세대
일반적인 DDR SDRAM 클럭 속도는 133, 166, 200MHz(각각 7.5, 6, 5ns/사이클)이며, 일반적으로 DDR-266, DDR-333, DDR-400(3.75, 3, 2.5ns/비트)으로 설명된다. 해당 184핀 DIMM은 PC-2100, PC-2700, PC-3200으로 알려져 있다. DDR-550(PC-4400)까지의 성능을 사용할 수 있다.
DDR2 SDRAM은 DDR SDRAM과 매우 유사하지만, 최소 읽기 또는 쓰기 단위를 다시 두 배로 늘려 연속 4개의 워드로 만든다. 버스 프로토콜도 고성능 동작을 허용하도록 단순화되었다. (특히 "버스트 종료" 명령이 삭제되었다.) 이를 통해 내부 RAM 동작의 클록 속도를 높이지 않고도 SDRAM의 버스 속도를 두 배로 늘릴 수 있다. 대신 내부 동작은 SDRAM보다 4배 넓은 단위로 수행된다. 또한, 대용량 RAM 칩에 8개의 뱅크를 허용하기 위해 추가 뱅크 주소 핀(BA2)이 추가되었다.
SDRAM 세대
일반적인 DDR2 SDRAM 클럭 속도는 200, 266, 333 또는 400 MHz(주기 5, 3.75, 3 및 2.5 ns)이며, 일반적으로 DDR2-400, DDR2-533, DDR2-667 및 DDR2-800(주기 2.5, 1.875, 1.5 및 1.25 ns)으로 설명된다. 해당 240핀 DIMM은 PC2-3200부터 PC2-6400까지로 알려져 있다. DDR2 SDRAM은 현재 533 MHz 클럭 속도로 제공되며, 일반적으로 DDR2-1066으로 설명되며 해당 DIMM은 PC2-8500(제조사에 따라 PC2-8600이라고도 함)으로 알려져 있다. DDR2-1250(PC2-10000)까지의 성능을 사용할 수 있다.
내부 동작이 클럭 속도의 절반이므로, DDR2-400 메모리(내부 클럭 속도 100MHz)는 DDR-400(내부 클럭 속도 200MHz)보다 약간 높은 레이턴시를 가진다.
SDRAM 세대
DDR3는 이 추세를 이어가며 최소 읽기 또는 쓰기 단위를 연속 8개 워드로 두 배로 늘렸다. 이를 통해 내부 작업의 클럭 속도를 변경하지 않고 너비만 변경하여 대역폭과 외부 버스 속도를 다시 두 배로 늘릴 수 있다. 800–1600 M 전송/초(400–800 MHz 클럭의 양쪽 에지)를 유지하려면 내부 RAM 배열은 초당 100–200 M 페치를 수행해야 한다.
다시 말해, 두 배로 늘어날 때마다 단점은 레이턴시가 증가한다는 것이다. 모든 DDR SDRAM 세대와 마찬가지로 명령은 여전히 하나의 클럭 에지로 제한되며 명령 레이턴시는 클럭 사이클로 주어진다. 클럭 사이클은 일반적으로 인용되는 전송 속도의 절반이다(DDR3-800에서 CAS 레이턴시 8은 8/(400 MHz) = 20 ns로, PC100 SDR SDRAM의 CAS2 레이턴시와 정확히 동일하다).
SDRAM 세대
DDR3 메모리 칩은 상업적으로 제조되고 있으며, 이를 사용하는 컴퓨터 시스템은 2007년 하반기부터 출시되었으며, 2008년부터는 상당한 사용량을 보였다. 초기 클럭 속도는 400MHz 및 533MHz로, DDR3-800 및 DDR3-1066(PC3-6400 및 PC3-8500 모듈)으로 설명되었지만, 현재는 667MHz 및 800MHz로, DDR3-1333 및 DDR3-1600(PC3-10600 및 PC3-12800 모듈)으로 설명되는 것이 일반적이다. DDR3-2800(PC3 22400 모듈)까지의 성능을 사용할 수 있다.
DDR4 SDRAM은 DDR3 SDRAM의 후속작이다. 2008년 샌프란시스코에서 열린 인텔 개발자 포럼에서 공개되었으며, 2011년 시장에 출시될 예정이었다. 개발 기간 동안 출시 시기가 상당히 변경되었는데, 원래는 2012년에 출시될 것으로 예상되었으나, 이후 (2010년에는) 2015년에 출시될 것으로 예상되기도 했다. 그러나 2011년 초 샘플이 발표되었고, 제조업체들은 2012년에 상업 생산 및 시장 출시가 예상된다고 발표하기 시작했다. DDR4는 2015년경에 대중화되었는데, 이는 DDR2에서 DDR3로 대중 시장 전환에 약 5년이 걸린 것과 비슷하다.
DDR4 칩은 1.2 V 이하에서 작동하며, 초당 20억 개 이상의 데이터 전송을 수행한다. 초기 주파수는 2133 MHz로 도입될 것으로 예상되었으며, 2013년까지 잠재적으로 4266 MHz로 상승하고 전압은 1.05 V로 낮아질 것으로 예상되었다.
DDR4는 내부 프리페치 너비를 다시 두 배로 늘리지 않고 DDR3와 동일한 8n 프리페치를 사용한다. 따라서 데이터 버스를 바쁘게 유지하려면 여러 뱅크에서 읽기 작업을 인터리브해야 한다.
2009년 2월, 삼성은 40 nm DRAM 칩을 검증했는데, 이는 DDR4 개발에 있어 "중요한 단계"로 간주된다. 왜냐하면 2009년 기준으로 현재 DRAM 칩은 50 nm 공정으로 막 전환되기 시작했기 때문이다. 2011년 1월, 삼성은 30 nm 2048 MB DDR4 DRAM 모듈의 완성 및 테스트용 출시를 발표했다. 이 모듈은 1.2 V에서 최대 2.13 Gbit/s의 대역폭을 가지며, pseudo open drain 기술을 사용하고 동등한 DDR3 모듈보다 40% 적은 전력을 소비한다.
2017년 3월, JEDEC은 DDR5 표준이 개발 중임을 발표했지만, DDR4의 대역폭을 두 배로 늘리고 전력 소비를 줄이며 2018년에 표준을 발표한다는 목표 외에는 세부 정보를 제공하지 않았다. 이 표준은 2020년 7월 14일에 발표되었다.
SDRAM 실패한 후계자
DDR 외에도 SDR SDRAM을 계승할 여러 다른 메모리 기술이 제안되었다.
RDRAM은 DDR과 경쟁했던 독점 기술이었다. 상대적으로 높은 가격과 실망스러운 성능(높은 레이턴시와 DDR의 64비트 채널에 비해 좁은 16비트 데이터 채널로 인한)으로 인해 SDR SDRAM을 계승하려는 경쟁에서 패배했다.
SDRAM 실패한 후계자
SLDRAM은 더 높은 성능을 자랑하며 RDRAM과 경쟁했다. 1990년대 후반 SLDRAM 컨소시엄에 의해 개발되었다. SLDRAM 컨소시엄은 약 20개의 주요 DRAM 및 컴퓨터 산업 제조업체로 구성되었다. (SLDRAM 컨소시엄은 SLDRAM Inc.로 법인화되었다가 Advanced Memory International, Inc.로 이름을 변경했다.) SLDRAM은 개방형 표준이었으며 라이선스 비용을 요구하지 않았다. 사양은 200, 300 또는 400MHz 클럭 주파수에서 실행되는 64비트 버스를 요구했다. 이는 모든 신호가 동일한 라인에 있어 여러 라인의 동기화 시간을 피함으로써 달성된다. DDR SDRAM과 마찬가지로 SLDRAM은 이중 펌프 버스를 사용하여 400, 600, 또는 800 MT/s의 유효 속도를 제공한다. (1 MT/s = 초당 10002 전송)
SDRAM 실패한 후계자
SLDRAM은 11비트 명령 버스(10개의 명령 비트 CA9:0과 하나의 명령 시작 FLAG 라인)를 사용하여 차동 명령 클럭(CCLK/CCLK#)의 4개 연속 에지에서 40비트 명령 패킷을 전송했다. SDRAM과 달리 칩별 선택 신호는 없었다. 각 칩에는 재설정 시 ID가 할당되었고, 명령에는 이를 처리해야 하는 칩의 ID가 포함되어 있었다. 데이터는 18비트(칩당) 데이터 버스를 통해 4 또는 8워드 버스트로 전송되었으며, 두 개의 차동 데이터 클럭(DCLK0/DCLK0# 및 DCLK1/DCLK1#) 중 하나를 사용했다. 표준 SDRAM과 달리 클럭은 데이터 소스(읽기 작업의 경우 SLDRAM 칩)에 의해 생성되어 데이터와 동일한 방향으로 전송되어 데이터 스큐를 크게 줄였다. DCLK 소스가 변경될 때 일시 정지가 필요하지 않도록 각 명령은 사용할 DCLK 쌍을 지정했다.
기본 읽기/쓰기 명령은 (첫 번째 단어의 CA9부터 시작하여) 다음과 같이 구성되었다.
SDRAM 실패한 후계자
개별 장치는 8비트 ID를 가졌다. 명령에서 전송된 ID의 9번째 비트는 여러 장치를 주소 지정하는 데 사용되었다. 정렬된 2의 거듭제곱 크기의 그룹은 모두 주소 지정될 수 있었다. 전송된 MSB가 설정되면 전송된 주소의 최하위 0비트까지의 모든 최하위 비트는 "이것이 나에게 주소 지정되었는가?" 목적을 위해 무시되었다. (ID8 비트가 실제로 ID0보다 중요도가 낮다고 간주되면, 유니캐스트 주소 일치가 이 패턴의 특수한 경우가 된다.)
읽기/쓰기 명령은 최상위 비트가 지워져 있었다.
사양에서 주목할 만한 누락은 바이트별 쓰기 활성화였다. 이는 CPU 캐시와 ECC 메모리를 사용하는 시스템을 위해 설계되었으며, 항상 캐시 라인의 배수로 쓰기 작업을 수행한다.
추가 명령(CMD5 설정 시)은 데이터 전송 없이 행을 열고 닫고, 새로 고침 작업을 수행하고, 구성 레지스터를 읽거나 쓰고, 기타 유지 관리 작업을 수행했다. 이러한 명령 대부분은 추가 4비트 하위 ID(기본 ID와 동일한 다중 대상 인코딩을 사용하여 5비트로 전송됨)를 지원했는데, 이는 병렬로 연결되어 항상 동시에 읽기/쓰기되는 장치를 구분하는 데 사용될 수 있었다.
SDRAM 실패한 후계자
다양한 장치 타이밍 매개변수를 제어하기 위한 8비트 제어 레지스터와 32비트 상태 레지스터가 여러 개 있었다.
VCM은 NEC가 설계했지만 라이선스 비용 없이 개방형 표준으로 출시된 독점적인 SDRAM 유형이었다. 표준 SDRAM과 핀 호환되지만 명령이 다르다. 이 기술은 VCM이 RDRAM만큼 비싸지 않았기 때문에 잠재적인 경쟁 상대였다. 가상 채널 메모리(VCM) 모듈은 기계적 및 전기적으로 표준 SDRAM과 호환되므로, 둘 다에 대한 지원은 메모리 컨트롤러의 기능에만 달려 있다. 1990년대 후반, 인기 있는 VIA KX133 및 KT133과 같은 여러 PC 노스브리지 칩셋에 VCSDRAM 지원이 포함되었다.
SDRAM 실패한 후계자
VCM은 DRAM 뱅크의 감지 증폭기 행과 데이터 I/O 핀 사이에 각각 1/4 행 "세그먼트" 크기의 16개 "채널" 버퍼로 구성된 SRAM 캐시를 삽입한다. VCSDRAM에 고유한 "프리페치" 및 "복원" 명령은 DRAM의 감지 증폭기 행과 채널 버퍼 간에 데이터를 복사하는 반면, SDRAM의 읽기 및 쓰기 명령에 해당하는 명령은 액세스할 채널 번호를 지정한다. 따라서 읽기 및 쓰기 작업은 DRAM 배열의 현재 활성 상태와 독립적으로 수행될 수 있으며, 한 번에 4개의 전체 DRAM 행이 액세스를 위해 "열려" 있는 것과 동일하다. 이는 표준 2뱅크 SDRAM에서 가능한 두 개의 열린 행보다 향상된 것이다. (실제로 일부 작업에 사용되는 17번째 "더미 채널"이 있다.)
VCSDRAM에서 읽으려면 활성 명령 후 "프리페치" 명령이 필요하며, 이는 감지 증폭기 배열에서 채널 SDRAM으로 데이터를 복사한다. 이 명령은 뱅크, 2비트 열 주소(행의 세그먼트 선택용), 4비트 채널 번호를 지정한다. 이 작업이 수행되면 채널 버퍼에 대한 읽기 명령이 계속되는 동안 DRAM 배열을 프리차지할 수 있다. 쓰려면 먼저 데이터를 채널 버퍼에 기록한 다음(일반적으로 프리페치 명령을 사용하여 이전에 초기화됨), 프리페치 명령과 동일한 매개변수를 가진 복원 명령이 채널에서 감지 증폭기 배열로 데이터 세그먼트를 복사한다.
활성(열린) 행에 대해 수행되어야 하는 일반 SDRAM 쓰기와 달리, 복원 명령이 발행될 때 VCSDRAM 뱅크는 프리차지(닫힌)되어야 한다. 복원 명령 직후의 활성 명령은 DRAM 행에 대한 쓰기 작업을 완료하도록 지정한다. 또한, 현재 열린 행에 대한 쓰기를 허용하는 17번째 "더미 채널"이 있다. 이 채널은 읽을 수 없지만, 프리페치되거나 기록되거나 감지 증폭기 배열로 복원될 수 있다.
일반적으로 세그먼트는 프리페치된 것과 동일한 메모리 주소로 복원되지만, 채널 버퍼는 크고 정렬된 메모리 블록을 매우 효율적으로 복사하거나 지우는 데 사용될 수도 있다. (4분의 1 행 세그먼트 사용은 DRAM 셀이 SRAM 셀보다 좁다는 사실에 기인한다.) SRAM 비트는 4개의 DRAM 비트 너비로 설계되었으며, 이들이 걸쳐 있는 4개의 DRAM 비트 중 하나에 편리하게 연결된다. 추가 명령은 한 쌍의 세그먼트를 한 쌍의 채널로 프리페치하며, 선택적 명령은 프리페치, 읽기 및 프리차지를 결합하여 무작위 읽기의 오버헤드를 줄인다.
위는 JEDEC 표준 명령이다. 초기 칩은 더미 채널이나 쌍 프리페치를 지원하지 않았으며, 프리차지에 다른 인코딩을 사용한다.
여기에 그림으로 표시된 13비트 주소 버스는 최대 128 Mbit 장치에 적합하다. 이 장치는 8,192개 행과 8,192개 열로 구성된 두 개의 뱅크를 가지고 있다. 따라서 행 주소는 13비트이고, 세그먼트 주소는 2비트이며, 세그먼트의 2,048비트(256바이트)에서 한 바이트를 선택하는 데 8비트 열 주소가 필요하다.
SDRAM 동기식 그래픽스 램 (SGRAM)
동기식 그래픽스 RAM (SGRAM)은 그래픽 어댑터를 위한 SDRAM의 특수 형태이다. 비디오 카드에서 발견되는 텍스처 메모리 및 프레임버퍼와 같은 그래픽 관련 작업을 위해 설계되었다. 비트 마스킹(다른 비트 평면에 영향을 주지 않고 지정된 비트 평면에 쓰기) 및 블록 쓰기(메모리 블록을 단일 색상으로 채우기)와 같은 기능을 추가한다. VRAM 및 WRAM과 달리 SGRAM은 단일 포트이다. 그러나 동시에 두 개의 메모리 페이지를 열 수 있어 다른 비디오 RAM 기술의 듀얼 포트 특성을 시뮬레이션한다.
가장 초기에 알려진 SGRAM 메모리는 1994년으로 거슬러 올라가는 8 Mbit 칩이다. 1994년 11월에 출시된 히타치 HM5283206과 1994년 12월에 출시된 NEC μPD481850이 그것이다. SGRAM을 사용한 가장 초기에 알려진 상업용 장치는 소니의 플레이스테이션 (PS) 비디오 게임 콘솔로, 1995년 12월에 출시된 일본 SCPH-5000 모델부터 NEC μPD481850 칩을 사용했다.
SDRAM 동기식 그래픽스 램 (SGRAM)
그래픽스 더블 데이터 레이트 SDRAM (GDDR SDRAM)은 GPU의 주 메모리로 사용하기 위해 설계된 특수 DDR SDRAM의 한 종류이다. GDDR SDRAM은 DDR3와 같은 일반적인 DDR SDRAM과는 구별되지만, 일부 핵심 기술을 공유한다. 주요 특징은 DRAM 코어와 I/O 인터페이스 모두에서 더 높은 클록 주파수를 가져 GPU에 더 큰 메모리 대역폭을 제공한다는 것이다. 2025년 현재 GDDR은 GDDR2, GDDR3, GDDR4, GDDR5, GDDR5X, GDDR6, GDDR6X, GDDR6W, GDDR7 등 9개 연속 세대가 있다.
GDDR은 처음에는 DDR SGRAM으로 알려졌다. 1998년 삼성전자가 16 Mbit 메모리 칩으로 상업적으로 출시했다.
SDRAM 고대역 메모리 (HBM)
고대역 메모리 (HBM)는 삼성전자, AMD, SK하이닉스의 3D 스택 SDRAM용 고성능 RAM 인터페이스이다. 고성능 그래픽 가속기 및 네트워크 장치와 함께 사용하도록 설계되었다. 최초의 HBM 메모리 칩은 2013년 SK하이닉스에서 생산되었다.
GACKT
각트(GACKT, 1973년 7월 4일 ~ )는 일본의 남자 가수이다. 통칭은 가쿠토(ガクト, GACKT)이며, 풀네임은 카무이 가쿠토(일본어: 神威 楽斗, 영어: GACKT Camui)이다. 한국에서는 GACKT를 그대로 읽어 각트로 부른다. 과거에는 본명과 출생년도를 숨기고 살았으며, 한 버라이어티 가상연애 쇼 프로그램에 출연했을 때 독특한 생년월일을 제공해 마치 그것이 정설인 것처럼 알려졌으나 이로 인한 오해가 커지자, 2009년에 본인의 실제 나이를 밝힘으로 인해 각 포털사이트에 각트의 나이를 1540년 7월 4일생 이라고 농담이었으나 그때 1973년 7월 4일생으로 변경되었다. 여기에서는 통용을 우선시하여 각트로 표기한다. 10주년을 기념하며 싱글 小惡魔heaven(2009년 6월 10일) 을 발매하며 'Gackt'에서 'GACKT'로 개명한다. 최근엔 소속사와 레이블을 에이벡스로 이적했다. 이 외에 보컬로이드인 '카무이 가쿠포'의 성우를 맡고 있다. 2017년 12월에는 가상화폐 브랜드인 'Spindle'에 참여하면서 추가적으로 본인의 본명인 오오시로 가쿠토(大城ガクト)를 공개하였다.
GACKT 개략
비주얼계 밴드인 MALICE MIZER의 2대 보컬로서 활약하던중, 1998년에 갑작스런 행방불명으로 인해, 사실상 탈퇴가 결정되었다. 그 후 1년 뒤인 1999년에 단독 활동을 시작하게 된다. 그리고 같은 해 5월 1일 앨범 《Mizerable》로 다시 데뷔했다. 그 후, 2001년에 발매한 싱글 《ANOTHER WORLD》가 오리콘 2위를 기록하는 등, 현재까지 많은 히트를 낸 노래들을 보유하고 있다.
그는 여러 언어를 배우는 것으로도 유명하다. 《12月のLove Song》(한국어: 12월 어느 사랑 노래, December Love, 중국어: 十二月的情歌)은 지금까지 일본어, 영어, 중국어, 한국어로 불렸으며, 앨범 《Love Letter》 또한 일본어과 한국어로 발매됐다. 2006년에는 대한민국에서 콘서트를 했다. (일본어, 영어, 북경어는 자유롭게 구사가 가능하다. 그 외에 프랑스어도 대화 가능. 최근에는 한국어 공부에 열을 올리고 있다.)
GACKT 개략
각트는 일본 오키나와에서 태어났다. 그의 부모님들도 역시 음악가였기에 그들은 각트를 세 살부터 피아노 레슨을 시켜 가르치기 시작했다.
그는 항상 승부욕이 강했기에, 어릴 적 그는 그의 친구가 자신보다 피아노를 더 잘 치는 것을 보고 친구를 이기려고 피아노 실력을 악착같이 쌓았다고 한다.
그리고 피아노 이외에도 거의 모든 악기를 잘 다루는 것으로 알려져 있다. 2001년, 다큐멘터리 촬영차 마다가스카르를 방문했을 때에는 상당한 속도로 새로 접하는 아프리카 민속 악기를 배워 연주하기도 하였다. 서예나 디자인 분야에도 재능이 있다. (붓글씨 3단 등)
그리고 음식은 주로, 김치와 풋고추, 깻잎을 좋아한다. 그러나 솔로 데뷔를 하면서 이 일을 하기 위해서는 가장 좋아하는 것을 포기해야만 한다고 생각했고, 그 생각에 따라 밥 먹는 것을 포기했다. 그리고, 살이 쪄 스타일리스트나 사진작가에게 피해가 올 것을 고려해 탄수화물은 일절 섭취하지 않으며, 열심히 일한 자신에 대한 상으로 가끔 일본식 라면(라멘)을 먹는다.
일본의 많은 팬을 유지하고있는 '가쿠포이드'의 성우로 또한 인기를 얻었다.[쿠포이드]의 대표곡은 댄싱사무라이등이 있다.
GACKT 개략
운동을 매우 좋아하고 특히 태권도, 가라데나 스트레칭을 좋아한다. 현재 각트의 집에는 각트 본인과 각트잡 멤버 및 스탭들과 함께 운동과 트레이닝을 즐기기 위한 도장(道場)이 마련되어 있다. 또한 자택의 지하에는 사격장이 있는 것으로 밝혀졌으나 확실하지 않다. 눈이 햇빛에 약해 선글라스를 애용하며 집에 창문이 없고 어두워 과거 조명으로 촛불을 사용하던 것으로 유명하다.
살고 있는 층은 다르 나 현재 자신의 손위 누이와 함께 살고 있다.
일본의 유명 게임사 스퀘어 에닉스의 간판 디렉터인 노무라 테츠야에 의해 PSP용 게임 <Crisis Core Final Fantasy VII>의 캐릭터인 제네시스의 그래픽 모델로 기용되었으며 그 성우도 담당하였다.
야마하가 제작한 컴퓨터 음악 제작을 위한 음성 합성 엔진인 보컬로이드 중 가쿠포이드의 성우를 담당하였다.
흔히말하는 4차원적인 면모를 보여주기도 하고 건담 · 가면라이더 등의 매니아이다. 실로 매우 흥미로운 성격의 소유자다.
상당히 안정된 보컬을 구사해 보컬능력 부분에선 호평을 받고있고 가사도 탁월하게 잘쓴다.
천왕봉
천왕봉(天王峰)은 경상남도 산청군과 함양군의 경계에 있는 산으로 지리산의 주봉이자 정상이며 백두대간의 산이다. 대한민국에서 한라산(1,950m) 다음으로 높다.
천왕봉에서의 일출은 하늘이 열리는 듯 장관이라 하여 지리십경 중의 하나로 꼽히는데, 구름에 가리는 날이 많아 삼대가 덕을 쌓아야만 볼 수 있다는 말이 있을 정도이다.
포뮬러 자동차 경주
포뮬러(Formula, 표준어: 포뮬러)란 사전적인 의미로 '규정, 규칙, 공식'등을 뜻하며 각국에서 무질서하게 열리던 자동차 경주를 1950년 국제 자동차 연맹(Federation International Automobile, FIA)에서 표준화된 경주용 자동차 기준을 만들고 통일하면서 등장한 말이다.
포뮬러 자동차 경주(영어: Formula Racing)는 대회 규정에 따라 제작되거나 개조된 경주용 자동차로 경주를 하는 자동차 경주이다. 출전이 가능한 경주용 자동차의 형식은 주관단체 및 경주 대회마다 다르며, 규정 형식에 따라 포뮬러 원 대회, 인디 레이싱 리그 대회 등으로 나뉜다.
포뮬러 자동차 경주는 국제 자동차 연맹에 의한 분류로 그룹 D(Group D)에 해당하고, 이에 따라 포뮬라 자동차라 하면 자동차 경주 전용의 오픈휠(Open-Wheel), 일인승(Single-Seater) 형태의 특수제작된 경주용 자동차를 의미한다.
매켈리스 암호체계
암호학에서 매켈리스 암호체계는 로버트 매켈리스가 1978년에 제안한 비대칭 키 알고리즘이다. 그러나 실제로 사용하는 경우는 거의 없다.
이 알고리즘은 오류 정정 부호의 일종인 가파 부호를 사용한다. 큰 행렬을 개인 키와 공개 키로 사용해야 하는데, 이것이 이 암호 방식의 가장 큰 단점이다. 공개키는 거의  비트 정도로 매우 길다.
매켈리스 암호체계는 키의 크기가 지나치게 크다는 점 이외에도 여러 단점이 있다. 암호문은 평문의 2배로 불어나기 때문에, 효율적이지 못하다. 매켈리스 암호체계를 깨뜨리려는 시도는 오랫동안 있었지만, 아직 성공적인 공격방법은 발견되지 않았다. 그러나, 매켈리스 암호체계는 이미 안전하지 않다고 알려진 배낭 문제와 유사한 문제에 기반하고 있기 때문에 안전성에 대한 우려가 있다.
매켈리스 암호체계 알고리즘
매켈리스 암호체계는 다음 세가지 알고리즘으로 구성된다.
키 생성 알고리즘과 암호화 알고리즘은 확률론적 알고리즘인 반면, 복호화 알고리즘은 결정론적 알고리즘이다.
매켈리스 암호체계에서는 공통적으로 라는 세개의 보안 매개변수를 공통적으로 사용해야 한다. 보통 정도를 안전한 값이라고 권장한다.
동적 램
동적 랜덤 액세스 메모리(Dynamic random-access memory), 동적 RAM(動的 RAM, 순화어: 동적 막기억장치) 또는 디램(DRAM)은 랜덤 액세스 반도체 메모리의 일종으로, 각 비트 데이터를 일반적으로 작은 축전기와 트랜지스터로 구성된 메모리 셀에 저장하며, 둘 다 일반적으로 MOS 기술을 기반으로 한다. 대부분의 DRAM 메모리 셀 설계는 축전기와 트랜지스터를 사용하지만, 일부는 두 개의 트랜지스터만 사용한다. 축전기가 사용되는 설계에서는 축전기가 충전되거나 방전될 수 있으며, 이 두 가지 상태는 비트의 두 가지 값(일반적으로 0과 1)을 나타낸다. 축전기의 전하는 점차 누설되므로, 개입하지 않으면 축전기의 데이터는 곧 손실된다. 이를 방지하기 위해 DRAM은 축전기의 데이터를 주기적으로 다시 쓰는 외부 메모리 리프레시 회로가 필요하며, 원래의 전하로 복원한다. 이 리프레시 프로세스는 데이터 갱신을 요구하지 않는 SRAM과 대조적으로 동적 랜덤 액세스 메모리의 특징이다. 플래시 메모리와 달리 DRAM은 전원이 제거되면 데이터를 빠르게 잃기 때문에 휘발성 메모리이다. 그러나 DRAM은 제한적인 데이터 잔류 현상을 보인다.
동적 램
DRAM은 일반적으로 수십억 개의 DRAM 메모리 셀로 구성될 수 있는 집적 회로 칩의 형태를 취한다. DRAM 칩은 저렴하고 고용량의 컴퓨터 메모리가 필요한 디지털 전자제품에 널리 사용된다. DRAM의 가장 큰 응용 분야 중 하나는 현대 컴퓨터와 그래픽 카드(그래픽 메모리라고 불리는 메인 메모리)의 주기억장치(통상 RAM이라고 불림)이다. 또한 많은 휴대용 장치 및 비디오 게임 콘솔에도 사용된다. 반면, DRAM보다 빠르고 비싼 SRAM은 프로세서의 캐시 메모리와 같이 비용과 크기보다 속도가 더 중요한 곳에 주로 사용된다.
동적 램
DRAM을 새로고침해야 하는 필요성은 SRAM보다 더 복잡한 회로와 타이밍을 요구한다. 이러한 복잡성은 DRAM 메모리 셀의 구조적 단순성으로 상쇄된다. SRAM에서는 비트당 4~6개의 트랜지스터가 필요한 반면, DRAM은 비트당 하나의 트랜지스터와 하나의 커패시터만 필요하다. 이를 통해 DRAM은 비트당 비용을 동시에 절감하면서 매우 높은 밀도를 달성할 수 있다. 데이터를 새로고침하는 데 전력이 소모되므로, 전체 전력 소비를 관리하기 위해 다양한 기술이 사용된다. 이러한 이유로 DRAM은 일반적으로 메모리 컨트롤러와 함께 작동해야 하며, 메모리 컨트롤러는 DRAM 매개변수, 특히 메모리 타이밍을 알아야 DRAM을 초기화할 수 있으며, 이는 DRAM 제조업체 및 부품 번호에 따라 달라질 수 있다.
DRAM은 2017년에 비트당 가격이 47% 상승했는데, 이는 1988년 45% 상승 이후 30년 만에 가장 큰 폭의 상승이었으며, 최근 몇 년간 가격은 하락세를 보이고 있다. 2018년에는 "DRAM 시장의 주요 특징은 현재 마이크론 테크놀로지, SK하이닉스, 삼성전자 세 주요 공급업체만 존재하며" 이들이 "생산 능력을 상당히 엄격하게 통제하고 있다"는 점이었다. 또한 DRAM을 제조하지는 않지만 키옥시아(2017년 스핀오프 후 이전에는 도시바 메모리 코퍼레이션)도 있다. 킹스톤 테크놀로지와 같이 DIMM을 만들고 판매하는(하지만 DRAM 칩은 만들지 않는) 다른 제조업체들과, 가장 빠른 엑사스케일 슈퍼컴퓨터 등에 사용되는 스택 DRAM을 별도로 판매하는 바이킹 테크놀로지와 같은 제조업체들도 있다. 후지쯔가 CPU에, AMD가 GPU에, 엔비디아가 일부 GPU 칩에 HBM2를 통합하여 판매하는 등 다른 제품에 통합하여 판매하는 경우도 있다.
동적 램 역사
제2차 세계 대전 중 블레츨리 파크에서 사용된 암호해독기 아쿠아리우스(Aquarius)는 하드 와이어드 동적 메모리를 통합했다. 종이 테이프를 읽고 그 위에 있는 문자들이 "동적 저장소에 기억되었다." 이 저장소는 대규모 커패시터 뱅크를 사용했는데, 커패시터는 충전되거나 충전되지 않은 상태였으며, 충전된 커패시터는 크로스(1)를, 충전되지 않은 커패시터는 점(0)을 나타냈다. 전하가 점차 누설되었기 때문에, 충전된 커패시터에 주기적인 펄스가 가해져 전하를 보충했다(이것이 '동적'이라는 용어의 유래)".
1965년 11월, 도시바는 자사의 전자 계산기 토스칼 BC-1411에 바이폴라 동적 RAM을 도입했다. 1966년, 도시바의 요시마루 토모히사(Tomohisa Yoshimaru)와 코미카와 히로시(Hiroshi Komikawa)는 여러 트랜지스터와 축전기로 구성된 메모리 회로에 대한 일본 특허를 출원했고, 1967년에는 미국 특허를 출원했다.
동적 램 역사
위에 언급된 초기 형태의 DRAM은 바이폴라 트랜지스터를 사용했다. 이는 자기코어 메모리보다 향상된 성능을 제공했지만, 바이폴라 DRAM은 당시 지배적이었던 자기코어 메모리의 낮은 가격과 경쟁할 수 없었다. 커패시터는 아타나소프-베리 컴퓨터의 드럼, 윌리엄스관, 셀렉트론 튜브와 같은 이전 메모리 방식에도 사용되었다.
동적 램 역사
1966년, 로버트 데나드 박사는 IBM 토머스 J. 왓슨 연구 센터에서 MOS 메모리 연구 중 데이터 비트당 6개의 MOS 트랜지스터가 필요한 SRAM의 대안을 개발하던 중, MOS 커패시터당 하나의 MOS 트랜지스터를 사용하는 현대적인 DRAM 아키텍처를 발명했다. 그는 MOS 기술의 특성을 조사하면서 커패시터를 만들 수 있고, MOS 커패시터에 전하를 저장하거나 저장하지 않는 것이 비트의 1과 0을 나타낼 수 있으며, MOS 트랜지스터가 커패시터에 전하를 쓰는 것을 제어할 수 있음을 발견했다. 이는 단일 트랜지스터 MOS DRAM 메모리 셀 개발로 이어졌다. 그는 1967년 특허를 출원했고, 1968년 미국 특허 번호 3,387,286을 획득했다. MOS 메모리는 자기코어 메모리보다 높은 성능, 저렴한 가격, 낮은 전력 소비를 제공했다. 특허는 "각 셀은 한 실시예에서 단일 전계 효과 트랜지스터와 단일 커패시터를 사용하여 형성된다"고 발명을 설명한다.
동적 램 역사
MOS DRAM 칩은 1969년 서니베일의 Advanced Memory Systems, Inc에 의해 상용화되었다. 이 1024비트 칩은 허니웰, 레이시온, 왕 연구소 등에 판매되었다.
같은 해, 허니웰은 인텔에 그들이 개발한 3-트랜지스터 셀을 사용하여 DRAM을 만들도록 요청했다. 이것이 1970년 초에 인텔 1102가 되었다. 그러나 1102에는 많은 문제가 있었고, 이로 인해 인텔은 허니웰과의 충돌을 피하기 위해 비밀리에 자체 개선된 설계를 개발하기 시작했다. 이것이 인텔 1103이 되었으며, 1970년 10월에 첫 상업용 DRAM으로 출시되었지만, 마스크의 5차 수정까지 낮은 수율 문제를 겪었다. 1103은 조엘 카프가 설계하고 팻 이어하트가 레이아웃했다. 마스크는 바바라 매니스와 주디 가르시아가 제작했다. 1970년대 초 MOS 메모리는 자기코어 메모리를 제치고 지배적인 메모리 기술이 되었다.
동적 램 역사
주소 라인의 행과 열이 다중화된 최초의 DRAM은 로버트 프로브스팅이 설계하고 1973년에 출시된 모스텍 MK4096 4K비트 DRAM이었다. 이 주소 지정 방식은 동일한 주소 핀을 사용하여 참조되는 메모리 셀 주소의 낮은 절반과 높은 절반을 수신하며, 두 절반 사이를 번갈아 가며 버스 주기에서 전환한다. 이는 필요한 주소 라인 수를 효과적으로 절반으로 줄여주어 더 적은 핀으로 패키지에 맞출 수 있게 한 혁신적인 발전이었으며, 이는 메모리 크기가 증가할 때마다 비용 이점을 더욱 키웠다. MK4096은 고객 애플리케이션에서 매우 견고한 설계임이 입증되었다. 16K비트 밀도에서는 비용 이점이 더욱 커졌으며, 1976년에 출시된 16K비트 모스텍 MK4116 DRAM은 전 세계 DRAM 시장 점유율 75% 이상을 달성했다. 그러나 1980년대 초 64K비트 밀도로 증가하면서 모스텍과 다른 미국 제조업체들은 일본 DRAM 제조업체들에게 추월당했으며, 이들은 1980년대와 1990년대 동안 미국 및 전 세계 시장을 지배했다.
1985년 초, 고든 무어는 인텔의 DRAM 생산을 중단하기로 결정했다.
1986년까지 많은 미국 칩 제조업체들이 DRAM 생산을 중단했지만 전부는 아니었다. 마이크론 테크놀로지(Micron Technology)와 텍사스 인스트루먼트(Texas Instruments)는 상업적으로 계속 생산했고, IBM은 내부용으로 생산했다.
1985년, 64K DRAM 메모리 칩이 컴퓨터에 가장 흔하게 사용되던 시기였고, 그 칩의 60% 이상이 일본 기업에 의해 생산되던 때, 미국의 반도체 제조업체들은 일본 기업들이 상품 메모리 칩 사업에서 미국 제조업체들을 몰아내기 위해 수출 덤핑을 한다고 비난했다. 64K 제품의 가격은 18개월 내에 개당 3.50달러에서 35센트까지 폭락하여 일부 미국 기업에 재앙적인 재정적 결과를 초래했다. 1985년 12월 4일, 미국 상무부의 국제무역청은 이 불만에 대해 유리한 판결을 내렸다.
SDRAM은 삼성에서 개발되었다. 최초의 상용 SDRAM 칩은 1992년에 출시된 삼성 KM48SL2000으로, 용량은 16Mb이었다. 최초의 상업용 DDR SDRAM(더블 데이터 레이트 SDRAM) 메모리 칩은 1998년에 출시된 삼성의 64Mb DDR SDRAM 칩이었다.
이후 2001년, 일본 DRAM 제조업체들은 한국 DRAM 제조업체들을 덤핑 혐의로 비난했다.
2002년, 미국 컴퓨터 제조업체들은 DRAM 가격 담합에 대한 주장을 제기했다.