hotchpotch/wikipedia-multilingual-ir-pairs huggingface dataset:
가속 그래픽 포트 프로토콜
232를 초과하는 주소로 요청을 할 때, 이는 두 번째 주소 사이클이 추가 주소 비트와 함께 뒤따를 것임을 나타내는 데 사용된다. 이는 일반적인 PCI 이중 주소 사이클처럼 작동한다. 주소의 하위 32비트(및 길이)와 함께 제공되며, 다음 사이클에는 상위 32비트 주소와 원하는 명령이 포함된다. 두 사이클은 하나의 요청을 구성하며, 요청 대기열에서 하나의 슬롯만 차지한다. 이 요청 코드는 사이드밴드 주소 지정과 함께 사용되지 않는다.
111x
(예약됨):
AGP 3.0은 거의 사용되지 않았기 때문에 고우선순위 요청과 긴 읽기 명령을 삭제했다. 또한 사이드밴드 주소 지정을 필수로 지정하여 이중 주소 사이클을 삭제하고, 저우선순위 읽기(0000), 저우선순위 쓰기(0100), 플러시(1010), 펜스(1100)의 네 가지 요청 유형만 남겼다.
가속 그래픽 포트 프로토콜
인밴드에서 요청을 대기열에 넣으려면, 카드는 표준 PCI REQ# 신호를 사용하여 버스를 요청하고, GNT# 및 버스 상태 ST[2:0]가 `111`과 동일한 값을 수신해야 한다. 그런 다음, PCI 트랜잭션을 시작하기 위해 FRAME#을 주장하는 대신, 카드는 C/BE[3:0], AD[31:3] 및 AD[2:0] 라인에 각각 AGP 명령, 주소 및 길이를 구동하는 동안 PIPE# 신호를 주장한다. (주소가 64비트인 경우, PCI와 유사한 이중 주소 사이클이 사용된다.) PIPE#가 주장되는 모든 사이클마다, 카드는 구성된 최대 대기열 깊이까지 마더보드의 승인을 기다리지 않고 다른 요청을 보낸다. 마지막 사이클은 REQ#를 비주장함으로써 표시되며, PIPE#는 다음 유휴 사이클에서 비주장된다.
가속 그래픽 포트 프로토콜
사이드밴드 주소 지정이 지원되고 구성된 경우, PIPE# 신호는 사용되지 않는다. (그리고 이 신호는 사이드밴드 주소 지정이 필수인 AGP 3.0 프로토콜에서 다른 용도로 재사용된다.) 대신, 요청은 16비트 조각으로 나뉘어 SBA 버스를 통해 두 바이트로 전송된다. 카드가 마더보드에 허락을 구할 필요는 없다. 미처리 요청 수가 구성된 최대 대기열 깊이 내에 있는 한 언제든지 새 요청을 보낼 수 있다. 가능한 값은 다음과 같다.
`0aaa aaaa aaaa alll`
주어진 하위 주소 비트 A[14:3] 및 길이 8×(L[2:0]+1)를 가진 요청을 대기열에 넣는다. 명령 및 상위 비트는 이전에 지정된 대로이다. 명령 및 상위 주소 비트가 동일하게 유지되는 한, 이 패턴만 전송하여 여러 요청을 대기열에 넣을 수 있다.
`10cc ccra aaaa aaaa`
향후 요청에 대해 명령 C[3:0] 및 주소 비트 A[23:15]를 사용한다. (비트 R은 예약됨.) 이는 요청을 대기열에 넣지는 않지만, 향후 모든 대기열에 있는 요청에서 사용될 값을 설정한다.
`110r aaaa aaaa aaaa`
향후 요청에 대해 주소 비트 A[35:24]를 사용한다.
가속 그래픽 포트 프로토콜
`1110 aaaa aaaa aaaa`
향후 요청에 대해 주소 비트 A[47:36]를 사용한다.
`1111 0xxx`, `1111 10xx`, `1111 110x`
예약됨, 사용하지 말 것.
`1111 1110`
유휴 기간 후 SBA 버스를 시작할 때 사용되는 동기화 패턴.
`1111 1111`
명령 없음; 요청 없음. AGP 1배속에서는 단일 바이트로 전송될 수 있으며, 다음 16비트 사이드밴드 요청은 한 사이클 뒤에 시작된다. AGP 2배속 이상에서는 이 NOP를 포함한 모든 사이드밴드 요청은 16비트 길이이다.
사이드밴드 주소 바이트는 66 MHz 기본 버스 클록의 최대 8배속으로 데이터 전송과 동일한 속도로 전송된다. 사이드밴드 주소 지정은 읽기 작업이 쓰기 작업보다 훨씬 많은 일반적인 경우에 전송 간 AD 버스에서 턴어라운드 사이클의 필요성을 대부분 제거한다는 장점이 있다.
가속 그래픽 포트 프로토콜
GNT#가 주장되는 동안 마더보드는 대신 ST 비트를 통해 대기열에 있는 요청에 대한 데이터 단계가 다음에 수행될 것임을 나타낼 수 있다. 네 개의 대기열이 있다. 읽기 및 쓰기 각각에 대해 두 가지 우선순위(낮은 우선순위와 높은 우선순위)가 있으며, 각 대기열은 순서대로 처리된다. 당연히 마더보드는 높은 우선순위 요청을 먼저 완료하려고 시도하지만, 높은 우선순위 요청이 처리되는 동안 전달될 수 있는 낮은 우선순위 응답의 수에는 제한이 없다.
가속 그래픽 포트 프로토콜
GNT#가 주장되고 상태 비트가 `00p` 값을 갖는 각 사이클에 대해, 표시된 우선순위의 읽기 응답이 반환되도록 스케줄링된다. 다음 사용 가능한 기회(일반적으로 다음 클럭 사이클)에 마더보드는 TRDY#(대상 준비)를 주장하고 표시된 읽기 대기열에서 가장 오래된 요청에 대한 응답 전송을 시작한다. (FRAME#, DEVSEL#, IRDY#와 같은 다른 PCI 버스 신호는 비주장 상태로 유지된다.) 최대 4클럭 사이클에 해당하는 데이터(AGP 1배속에서는 16바이트, AGP 8배속에서는 128바이트)가 카드로부터 승인을 기다리지 않고 전송된다. 응답이 이보다 길면 카드와 마더보드 모두 세 번째 사이클에서 각각 IRDY#(개시자 준비)와 TRDY#를 주장하여 계속할 수 있음을 나타내야 한다. 둘 중 하나라도 그렇게 하지 않으면, 둘 다 그렇게 한 후 두 사이클이 지날 때까지 대기 상태가 삽입된다. (다른 시간의 IRDY#와 TRDY# 값은 관련이 없으며 일반적으로 비주장 상태이다.)
C/BE# 바이트 인에이블 라인은 읽기 응답 중에 무시될 수 있지만, 마더보드에 의해 주장된 상태(모든 바이트 유효)로 유지된다.
카드는 또한 RBF#(읽기 버퍼 가득 참) 신호를 주장하여 일시적으로 더 이상 낮은 우선순위 읽기 응답을 받을 수 없음을 나타낼 수 있다. 마더보드는 더 이상 낮은 우선순위 읽기 응답을 스케줄링하지 않을 것이다. 카드는 현재 응답의 끝과 스케줄링된 다음 응답의 첫 번째 4사이클 블록, 그리고 요청한 모든 높은 우선순위 응답을 여전히 수신할 수 있어야 한다.
GNT#가 주장되고 상태 비트가 `01p` 값을 갖는 각 사이클에 대해, 쓰기 데이터가 버스를 통해 전송되도록 스케줄링된다. 다음 사용 가능한 기회(일반적으로 다음 클럭 사이클)에 카드는 IRDY#(개시자 준비)를 주장하고 표시된 쓰기 대기열에서 가장 오래된 요청의 데이터 부분 전송을 시작한다. 데이터가 4클럭 사이클보다 길면, 마더보드는 세 번째 사이클에서 TRDY#를 주장하여 계속할 수 있음을 나타낼 것이다. 읽기와 달리, 카드가 쓰기를 지연시킬 수 있는 조항은 없다. 데이터를 보낼 준비가 되지 않았다면 요청을 대기열에 넣지 않았어야 했다.
C/BE# 라인은 쓰기 데이터와 함께 사용되며, 카드에 의해 어떤 바이트를 메모리에 기록할지 선택하는 데 사용될 수 있다.
AGP 2배속, 4배속, 8배속에서의 배율은 각 66 MHz 클럭 사이클 동안 버스를 통한 데이터 전송 횟수를 나타낸다. 이러한 전송은 데이터 소스에서 생성된 "스트로브" 신호(AD_STB[0], AD_STB[1], SB_STB)를 사용하여 소스 동기 클럭킹을 사용한다. AGP 4배속은 보완적인 스트로브 신호를 추가한다.
AGP 트랜잭션은 두 번의 전송만큼 짧을 수 있으므로, AGP 4배속 및 8배속에서는 클럭 사이클 중간에 요청이 완료될 수 있다. 이러한 경우, 사이클은 더미 데이터 전송(C/BE# 바이트 인에이블 라인은 비주장 상태로 유지됨)으로 채워진다.
가속 그래픽 포트 커넥터 핀 배열
AGP 커넥터는 거의 모든 PCI 신호를 포함하며, 몇 가지 추가 사항이 있다. 커넥터는 각 측면에 66개의 접점을 가지지만, 각 키 노치마다 4개가 제거된다. 핀 1은 I/O 브래킷에 가장 가깝고, B 및 A 측면은 마더보드 커넥터를 내려다볼 때 표와 같다.
접점은 1 mm 간격으로 떨어져 있지만, 두 개의 엇갈린 수직 행으로 배열되어 각 행의 핀 사이에 2 mm 간격이 있다. 홀수 번호의 A측 접점과 짝수 번호의 B측 접점은 하단 행(카드 가장자리에서 1.0~3.5 mm)에 있다. 다른 접점은 상단 행(카드 가장자리에서 3.7~6.0 mm)에 있다.
생략된 PCI 신호는 다음과 같다.
추가된 신호는 다음과 같다.
PCI 익스프레스
PCI 익스프레스(PCI Express, Peripheral Component Interconnect Express), 공식적으로 PCIe로 약칭되는 이 표준은 컴퓨터 내부의 하드웨어 구성 요소를 연결하는 데 사용되는 고속 표준이다. 이는 PCI, PCI-X 및 AGP와 같은 구형 확장 버스 표준을 대체하도록 설계되었다. PCI-SIG (PCI Special Interest Group)에서 개발 및 유지 관리하는 PCIe는 일반적으로 그래픽 카드, 사운드 카드, Wi-Fi 및 이더넷 어댑터, 그리고 솔리드 스테이트 드라이브 및 하드 디스크 드라이브와 같은 저장 장치를 연결하는 데 사용된다.
이전 표준에 비해 PCIe는 더 빠른 데이터 전송을 지원하고, 더 적은 핀을 사용하며, 더 적은 공간을 차지하고, 컴퓨터가 실행 중인 동안 장치를 추가하거나 제거할 수 있게 한다 (핫 스와핑). 또한 더 나은 오류 감지 기능을 포함하고 고급 컴퓨팅 요구 사항을 위한 I/O 가상화와 같은 새로운 기능을 지원한다.
PCI 익스프레스
PCIe 연결은 데이터를 주고받는 한 쌍의 와이어인 "레인"을 통해 이루어진다. 장치는 전송해야 하는 데이터 양에 따라 하나 이상의 레인을 사용할 수 있다. PCIe 기술은 랩톱 확장 카드(ExpressCard와 같은)와 M.2, U.2, SATA 익스프레스와 같은 저장 장치 커넥터에도 사용된다.
PCI 익스프레스 아키텍처
개념적으로 PCI 익스프레스 버스는 구형 PCI/PCI-X 버스의 고속 직렬 대체품이다. PCI 익스프레스 버스와 구형 PCI의 주요 차이점 중 하나는 버스 토폴로지이다. PCI는 PCI 호스트와 모든 장치가 공통 주소, 데이터 및 제어 라인 세트를 공유하는 공유 병렬 버스 아키텍처를 사용한다. 이와 대조적으로 PCI 익스프레스는 모든 장치를 루트 컴플렉스 (호스트)에 연결하는 별도의 직렬 링크를 사용하는 지점 간 토폴로지를 기반으로 한다. 공유 버스 토폴로지 때문에 구형 PCI 버스에 대한 접근은 중재되며 (다중 마스터의 경우) 한 번에 한 마스터로 단일 방향으로 제한된다. 더욱이 구형 PCI 클럭 방식은 버스 클럭을 버스의 가장 느린 주변 장치로 제한한다 (버스 트랜잭션에 관련된 장치와 관계없이). 이와 대조적으로 PCI 익스프레스 버스 링크는 여러 종단점 간의 동시 접근에 대한 본질적인 제한 없이 두 종단점 간의 전이중 통신을 지원한다.
PCI 익스프레스 아키텍처
버스 프로토콜 측면에서 PCI 익스프레스 통신은 패킷으로 캡슐화된다. 데이터 및 상태 메시지 트래픽의 패킷화 및 역패킷화 작업은 PCI 익스프레스 포트의 트랜잭션 계층에서 처리된다 (이후 설명). 전기 신호 및 버스 프로토콜의 급진적인 차이로 인해 다른 기계적 폼 팩터 및 확장 커넥터 (따라서 새로운 메인보드 및 새로운 어댑터 보드)를 사용해야 한다. PCI 슬롯과 PCI 익스프레스 슬롯은 상호 교환할 수 없다. 소프트웨어 수준에서 PCI 익스프레스는 PCI와 하위 호환성을 유지한다. 레거시 PCI 시스템 소프트웨어는 PCI 익스프레스 표준에 대한 명시적 지원 없이도 최신 PCI 익스프레스 장치를 감지하고 구성할 수 있지만, 새로운 PCI 익스프레스 기능에는 접근할 수 없다.
PCI 익스프레스 아키텍처
두 장치 간의 PCI 익스프레스 링크는 1개에서 16개의 레인까지 크기가 다양할 수 있다. 다중 레인 링크에서는 패킷 데이터가 레인 간에 스트라이핑되며, 최고 데이터 처리량은 전체 링크 폭에 비례한다. 레인 개수는 장치 초기화 중에 자동으로 협상되며, 어느 한쪽 종단점에서 제한될 수 있다. 예를 들어, 단일 레인 PCI 익스프레스 (×1) 카드를 다중 레인 슬롯 (×4, ×8 등)에 삽입할 수 있으며, 초기화 주기는 상호 지원되는 가장 높은 레인 개수를 자동 협상한다. 링크는 동적으로 더 적은 레인을 사용하도록 자체 구성하여 불량하거나 신뢰할 수 없는 레인이 있는 경우 오류 허용 오차를 제공할 수 있다. PCI 익스프레스 표준은 ×1, ×2, ×4, ×8, ×16의 링크 폭을 정의한다. PCIe 5.0까지는 ×12 및 x32 링크도 정의되었지만 사실상 사용되지 않았다. 이를 통해 PCI 익스프레스 버스는 고속 처리량이 필요하지 않은 비용에 민감한 응용 프로그램과 3D 그래픽, 네트워킹(10기가비트 이더넷 또는 멀티포트 기가비트 이더넷), 엔터프라이즈 스토리지(SAS 또는 파이버 채널)와 같은 성능에 중요한 응용 프로그램 모두에 사용할 수 있다. 슬롯과 커넥터는 이러한 폭의 일부에 대해서만 정의되어 있으며, 중간 링크 폭은 다음으로 더 큰 물리적 슬롯 크기를 사용한다.
PCI 익스프레스 아키텍처
참고로, PCI-X (133 MHz 64비트) 장치와 4개 레인(×4)을 사용하는 PCI 익스프레스 1.0 장치는 약 1064 MB/s의 동일한 최고 단일 방향 전송 속도를 가진다. PCI 익스프레스 버스는 여러 장치가 동시에 데이터를 전송하거나 PCI 익스프레스 주변 장치와의 통신이 양방향인 경우 PCI-X 버스보다 더 나은 성능을 발휘할 수 있다.
PCI 익스프레스 장치는 상호 연결 또는 링크라고 불리는 논리적 연결을 통해 통신한다. 링크는 두 PCI 익스프레스 포트 간의 지점 간 통신 채널로, 두 포트 모두 일반 PCI 요청(구성, I/O 또는 메모리 읽기/쓰기) 및 인터럽트(INTx, MSI 또는 MSI-X)를 송수신할 수 있도록 한다. 물리적 수준에서 링크는 하나 이상의 레인으로 구성된다. 저속 주변 장치(예: 802.11 Wi-Fi 카드)는 단일 레인(×1) 링크를 사용하는 반면, 그래픽 어댑터는 일반적으로 훨씬 더 넓고 빠른 16레인(×16) 링크를 사용한다.
PCI 익스프레스 아키텍처
레인은 두 개의 차등 신호 쌍으로 구성되며, 한 쌍은 데이터 수신용이고 다른 한 쌍은 데이터 전송용이다. 따라서 각 레인은 네 개의 와이어 또는 신호 트레이스로 구성된다. 개념적으로 각 레인은 전이중 바이트 스트림으로 사용되며, 링크의 종단점 간에 8비트 "바이트" 형식으로 데이터 패킷을 양방향으로 동시에 전송한다. 물리적 PCI 익스프레스 링크는 1, 4, 8 또는 16개의 레인을 포함할 수 있다.:4,5 레인 개수는 "x" 접두사로 표기되며(예: "×8"은 8레인 카드 또는 슬롯을 나타냄), ×16이 가장 일반적으로 사용되는 크기이다. 레인 크기는 "폭" 또는 "by"라는 용어로도 언급된다. 예를 들어, 8레인 슬롯은 "by 8" 또는 "8 레인 폭"으로 언급될 수 있다.
기계적 카드 크기에 대해서는 아래를 참조하라.
PCI 익스프레스 아키텍처
결합된 직렬 버스 아키텍처는 반이중 작동, 과도한 신호 수, 클럭 스큐로 인한 본질적으로 낮은 대역폭을 포함한 후자의 본질적인 한계 때문에 기존 병렬 버스 대신 선택되었다. 타이밍 스큐는 병렬 인터페이스 내의 개별 전기 신호가 다른 길이의 도체를 통해 잠재적으로 다른 인쇄 회로 기판(PCB) 층에서 그리고 아마도 다른 신호 속도로 이동하기 때문에 발생한다. 단일 워드로 동시에 전송되더라도 병렬 인터페이스의 신호는 이동 시간이 다르며 다른 시간에 목적지에 도달한다. 인터페이스 클럭 주기가 신호 도착 간의 가장 큰 시간 차이보다 짧으면 전송된 워드를 복구할 수 없다. 병렬 버스에서 타이밍 스큐는 몇 나노초에 달할 수 있으므로 결과적인 대역폭 제한은 수백 메가헤르츠 범위이다.
직렬 인터페이스는 각 레인의 각 방향에 하나의 차동 신호만 존재하며, 클럭 정보가 직렬 신호 자체에 내장되어 있으므로 외부 클럭 신호가 없기 때문에 타이밍 스큐를 나타내지 않는다. 따라서 직렬 신호의 일반적인 대역폭 제한은 멀티 기가헤르츠 범위이다. PCI 익스프레스는 병렬 버스를 직렬 상호 연결로 대체하는 일반적인 추세의 한 예이다. 다른 예로는 Serial ATA(SATA), USB, Serial Attached SCSI(SAS), FireWire(IEEE 1394) 및 RapidIO가 있다. 디지털 비디오에서는 일반적으로 사용되는 예로 DVI, HDMI 및 DisplayPort가 있다.
다중 채널 직렬 설계는 느린 장치에 더 적은 레인을 할당할 수 있는 유연성을 증가시킨다.
PCI 익스프레스 폼 팩터
PCI 익스프레스 카드는 물리적 크기 이상의 슬롯에 장착될 수 있지만(×16이 가장 큰 크기), 더 작은 PCI 익스프레스 슬롯에는 장착되지 않을 수 있다. 예를 들어, ×16 카드는 ×4 또는 ×8 슬롯에 장착되지 않을 수 있다. 일부 슬롯은 물리적으로 더 긴 카드를 허용하고 최상의 전기적 및 논리적 연결을 협상하기 위해 개방형 소켓을 사용한다.
PCI 익스프레스 폼 팩터
슬롯에 실제로 연결된 레인 수는 물리적 슬롯 크기가 지원하는 레인 수보다 적을 수도 있다. 예를 들어, ×4로 작동하는 ×16 슬롯은 모든 ×1, ×2, ×4, ×8 또는 ×16 카드를 수용하지만 4개의 레인만 제공한다. 이 사양은 "×16 (×4 모드)"로 읽힐 수 있으며, "기계적 @ 전기적" 표기법(예: "×16 @ ×4")도 일반적이다. 이점은 이러한 슬롯이 전체 전송 속도를 지원하기 위해 메인보드 하드웨어를 필요로 하지 않으면서 더 넓은 범위의 PCI 익스프레스 카드를 수용할 수 있다는 것이다. 표준 기계적 크기는 ×1, ×4, ×8, ×16이다. 표준 기계적 크기 이외의 레인 수를 사용하는 카드는 물리적으로 다음으로 더 큰 기계적 크기에 맞아야 한다(예: ×2 카드는 ×4 크기를 사용하고, ×12 카드는 ×16 크기를 사용한다).
카드 자체는 다양한 크기로 설계 및 제조된다. 예를 들어, PCI 익스프레스 카드 형태로 제공되는 솔리드 스테이트 드라이브(SSD)는 종종 HHHL(half height, half length) 및 FHHL(full height, half length)을 사용하여 카드의 물리적 치수를 설명한다.
PCI 익스프레스 폼 팩터
최근(약  2012c.부터) 게이밍 그래픽 카드는 더 효율적이고 조용한 냉각 팬의 필요성 때문에 PCI 익스프레스 표준에 명시된 높이 및 두께를 초과하는 경우가 많다. 게이밍 그래픽 카드는 종종 수백 와트의 열을 방출하기 때문이다. 최신 컴퓨터 케이스는 이러한 더 높은 카드를 수용하기 위해 종종 더 넓지만 항상 그런 것은 아니다. 풀 길이 카드(312 mm)는 흔하지 않기 때문에 최신 케이스는 때때로 이를 수용할 수 없다. 이러한 카드의 두께는 일반적으로 2개에서 5개의 PCIe 슬롯 공간을 차지한다. 사실, 카드를 측정하는 방법조차도 공급업체마다 다르며, 일부는 금속 브라켓 크기를 치수에 포함하고 다른 일부는 포함하지 않는다.
PCI 익스프레스 폼 팩터
예를 들어, 2020년에 출시된 세 가지 하이엔드 비디오 카드를 비교해보면: 사파이어 라데온 RX 5700 XT 카드는 높이가 135 mm (금속 브라켓 제외)로 PCIe 표준 높이를 28 mm 초과한다. XFX의 또 다른 라데온 RX 5700 XT 카드는 두께가 55 mm (즉, 20.32 mm당 2.7개의 PCI 슬롯)로 3개의 PCIe 슬롯을 차지한다. 반면 아수스 지포스 RTX 3080 비디오 카드는 두 슬롯을 차지하며 140.1 mm × 318.5 mm × 57.8 mm로 PCI 익스프레스의 최대 높이, 길이 및 두께를 각각 초과한다.
다음 표는 PCI 익스프레스 카드의 에지 커넥터 양쪽에 있는 도체를 식별한다. 인쇄 회로 기판(PCB)의 솔더 면은 A면이고 부품 면은 B면이다. PRSNT1# 및 PRSNT2# 핀은 나머지에 비해 약간 짧아야 핫 플러그된 카드가 완전히 삽입되도록 보장한다. WAKE# 핀은 컴퓨터를 깨우기 위해 전체 전압을 사용하지만, 카드가 깨울 수 있음을 나타내기 위해 대기 전원에서 풀업되어야 한다.
PCI 익스프레스 폼 팩터
모든 PCI 익스프레스 카드는 +3.3 V (9.9 W)에서 최대 3 A를 소비할 수 있다. +12 V 및 총 전력 소비량은 폼 팩터 및 카드의 역할에 따라 달라진다::35–36
선택적 커넥터는 총 300 W (2 @ 75 W + 1 @ 150 W)까지 75 W (6핀) 또는 150 W (8핀)의 +12 V 전력을 추가한다.
일부 카드에는 두 개의 8핀 커넥터가 사용되지만, 2018년 기준 현재까지 표준화되지 않았다. 따라서 이러한 카드에는 공식 PCI 익스프레스 로고가 부착될 수 없다. 이 구성은 총 375 W (1 @ 75 W + 2 @ 150 W)를 허용하며, PCI 익스프레스 4.0 표준과 함께 PCI-SIG에 의해 표준화될 가능성이 높다. 8핀 PCI 익스프레스 커넥터는 주로 SMP 및 멀티 코어 시스템에 전원을 공급하는 데 사용되는 EPS12V 커넥터와 혼동해서는 안 된다. 전원 커넥터는 Molex Mini-Fit Jr. 시리즈 커넥터의 변형이다.
PCI 익스프레스 폼 팩터
12VHPWR, 즉 16핀 12VHPWR 커넥터는 그래픽 처리 장치(GPU)를 최대 600W 전력 공급을 위해 컴퓨터 파워 서플라이에 연결하는 표준이다. 2022년 엔비디아가 이전 GPU용 6핀 및 8핀 전원 커넥터를 대체하기 위해 도입했다. 발표된 목적은 엔비디아 GPU의 증가하는 전력 요구 사항을 충족하는 것이었다. 이 커넥터는 PCI 익스프레스 5.0의 일부로 공식 채택되었다.
이 커넥터는 2023년에 도입된 12V-2x6 (H++)이라는 약간의 개정판으로 대체되었으며, 이는 GPU 및 파워 서플라이 측 소켓을 변경하여 전원 핀이 제대로 장착된 경우에만 센스 핀이 접촉되도록 했다. 케이블과 플러그는 변경되지 않았다.
2023년 PCIe CEM 5.1은 48볼트용 커넥터를 도입했으며, 전류 전달 접점 2개와 센스 핀 4개를 갖추고 있다. 이 접점들은 연속 전류 15A로 정격화되어 있다. 48VHPWR 커넥터는 720와트를 전달할 수 있다. 나중에 이 커넥터는 제거되고 호환되지 않는 48V 1×2 커넥터가 도입되었으며, 이 커넥터에서는 Sense0과 Sense1이 서로 가장 멀리 떨어져 있다.
PCI 익스프레스 폼 팩터
PCI 익스프레스 미니 카드 (또는 미니 PCI 익스프레스, 미니 PCIe, 미니 PCI-E, mPCIe, PEM으로도 불림)는 PCI 익스프레스를 기반으로 하는 Mini PCI 폼 팩터를 대체한다. 이 규격은 PCI-SIG에서 개발되었다. 호스트 장치는 PCI 익스프레스와 USB 2.0 연결을 모두 지원하며, 각 카드는 두 표준 중 하나를 사용할 수 있다. 2005년 이후에 제작된 대부분의 랩톱 컴퓨터는 확장 카드에 PCI 익스프레스를 사용하지만, 2015년 기준 현재 많은 공급업체가 이 목적을 위해 최신 M.2 폼 팩터를 사용하는 방향으로 전환하고 있다.
치수가 다르기 때문에 PCI 익스프레스 미니 카드는 표준 풀 사이즈 PCI 익스프레스 슬롯과 물리적으로 호환되지 않는다. 그러나 풀 사이즈 슬롯에서 사용할 수 있도록 수동 어댑터가 존재한다.
PCI 익스프레스 폼 팩터
PCI 익스프레스 미니 카드의 치수는 풀 미니 카드용으로 30 mm × 50.95 mm (폭 × 길이)이다. 0.8 mm 피치에 두 개의 엇갈린 행으로 구성된 52핀 에지 커넥터가 있다. 각 행은 8개의 접점, 4개 접점에 해당하는 간격, 그리고 추가로 18개의 접점으로 구성된다. 보드는 부품을 제외하고 두께가 1.0 mm이다. "하프 미니 카드"(가끔 HMC로 약칭됨)도 지정되어 있으며, 물리적 길이가 약 절반인 26.8 mm이다. 또한 풀 사이즈 미니 PCIe 카드의 약 절반 길이인 30 x 31.90 mm 크기의 하프 사이즈 미니 PCIe 카드도 있다.
PCI 익스프레스 미니 카드 에지 커넥터는 여러 연결 및 버스를 제공한다:
PCI 익스프레스 폼 팩터
미니 PCI 익스프레스 폼 팩터를 공유함에도 불구하고, mSATA 슬롯은 미니 PCI 익스프레스와 전기적으로 호환되지 않을 수 있다. 이러한 이유로 특정 노트북만 mSATA 드라이브와 호환된다. 대부분의 호환 시스템은 Intel의 Sandy Bridge 프로세서 아키텍처를 기반으로 하며, Huron River 플랫폼을 사용한다. 2011년 3월~4월에 출시된 레노버의 ThinkPad T, W 및 X 시리즈와 같은 노트북은 WWAN 카드 슬롯에 mSATA SSD 카드를 지원한다. ThinkPad Edge E220s/E420s 및 레노버 IdeaPad Y460/Y560/Y570/Y580도 mSATA를 지원한다. 이와 반대로, L-시리즈 등은 WWAN 슬롯에서 PCIe 표준을 사용하는 M.2 카드만 지원할 수 있다.
PCI 익스프레스 폼 팩터
일부 노트북 (특히 에이수스 Eee PC, 애플 맥북 에어, 델 미니9 및 미니10)은 PCI 익스프레스 미니 카드의 변형을 SSD로 사용한다. 이 변형은 예약된 핀과 여러 비예약 핀을 사용하여 SATA 및 IDE 인터페이스 패스스루를 구현하며, USB, 접지선 및 때로는 코어 PCIe ×1 버스만 그대로 유지한다. 이로 인해 넷북용으로 판매되는 "미니PCIe" 플래시 및 솔리드 스테이트 드라이브는 실제 PCI 익스프레스 미니 구현과 대부분 호환되지 않는다.
또한, 일반적인 아수스 미니PCIe SSD는 길이가 71 mm이므로 델 51 mm 모델이 종종 (잘못해서) 하프 길이로 불린다. 실제 51 mm 미니 PCIe SSD는 2009년에 발표되었는데, 두 개의 PCB 레이어를 쌓아 더 높은 저장 용량을 허용한다. 발표된 디자인은 PCIe 인터페이스를 보존하여 표준 미니 PCIe 슬롯과 호환되도록 했다. 아직 작동하는 제품은 개발되지 않았다.
인텔은 PCIe ×1 미니 카드 슬롯을 가진 수많은 데스크톱 보드를 가지고 있는데, 일반적으로 mSATA SSD를 지원하지 않는다. PCIe ×1 미니 카드 슬롯(일반적으로 SATA 포트와 다중화됨)에서 mSATA를 기본적으로 지원하는 데스크톱 보드 목록은 인텔 지원 사이트에 제공된다.
M.2는 mSATA 표준과 미니 PCIe를 대체한다. M.2 커넥터를 통해 제공되는 컴퓨터 버스 인터페이스는 PCI 익스프레스 3.0 이상 (최대 4개 레인), 직렬 ATA 3.0 및 USB 3.0 (후자 두 개 각각에 대한 단일 논리 포트)이다. M.2 호스트 또는 장치 제조업체가 원하는 호스트 지원 수준 및 장치 유형에 따라 지원할 인터페이스를 선택하는 것은 그들의 몫이다.
PCI 익스프레스 외부 케이블링(External PCI Express, Cabled PCI Express 또는 ePCIe라고도 함) 사양은 2007년 2월 PCI-SIG에서 발표되었다.
표준 케이블 및 커넥터는 ×1, ×4, ×8, ×16 링크 폭에 대해 정의되었으며, 레인당 전송 속도는 250 MB/s이다. PCI-SIG는 또한 이 표준이 PCI 익스프레스 2.0과 같이 500 MB/s에 도달하도록 발전할 것으로 예상한다. 케이블형 PCI 익스프레스 사용의 예로는 여러 PCIe 슬롯과 PCIe-to-ePCIe 어댑터 회로를 포함하는 금속 인클로저가 있다. 이 장치는 ePCIe 사양이 없었다면 불가능했을 것이다.
OCuLink는 (Cu가 구리의 화학 기호이므로 "광학-구리 링크"를 의미한다) "PCI 익스프레스의 케이블 버전"에 대한 확장이다. 2015년 10월에 출시된 OCuLink 1.0 버전은 구리 케이블을 통해 최대 4개의 PCIe 3.0 레인 (3.9 GB/s)을 지원한다. 광섬유 버전은 미래에 나올 수 있다.
OCuLink의 최신 버전인 OCuLink-2는 최대 16 GB/s (PCIe 4.0 ×8)를 지원하며, USB4 케이블의 최대 대역폭은 10GB/s이다.
OCulink는 주로 서버의 PCIe (또는 SATA 브레이크아웃) 상호 연결을 위한 것이지만, 외부 GPU 박스 연결을 위해 랩톱에도 제한적으로 채택되고 있다.
많은 다른 폼 팩터가 PCIe를 사용하거나 사용할 수 있다. 여기에는 다음이 포함된다:
PCIe 슬롯 커넥터는 PCIe 이외의 다른 프로토콜도 전달할 수 있다. 일부 9xx 시리즈 인텔 칩셋은 호스트 CPU의 통합 그래픽에서 PCIe 대신 지원되는 애드온을 사용하여 비디오 신호를 전송하는 독점 기술인 Serial Digital Video Out을 지원한다.
PCIe 트랜잭션 계층 프로토콜은 전기적으로 PCIe가 아닌 일부 다른 상호 연결에서도 사용될 수 있다:
PCI 익스프레스 역사 및 개정
초기 개발 단계에서 PCIe는 처음에는 HSI(High Speed Interconnect의 약자)로 불렸고, 이후 3GIO(3rd Generation I/O의 약자)로 이름이 변경된 후 최종적으로 PCI-SIG 이름인 PCI 익스프레스로 정착되었다. Arapaho Work Group(AWG)이라는 기술 실무 그룹이 표준을 작성했다. 초기 초안에서는 AWG가 인텔 엔지니어들로만 구성되었지만, 이후 AWG는 업계 파트너를 포함하도록 확장되었다.
이후 PCIe는 성능 및 기타 기능이 향상되면서 여러 차례의 크고 작은 개정을 거쳤다.
참고
2003년 PCI-SIG는 PCIe 1.0a를 출시했으며, 레인당 데이터 전송률은 0.25 기가바이트/초 (GB/s), 전송 속도는 2.5 기가트랜스퍼/초 (GT/s)였다.
PCI 익스프레스 역사 및 개정
전송 속도는 비트/초 대신 초당 전송 횟수로 표현되는데, 이는 전송 횟수에 추가적인 처리량을 제공하지 않는 오버헤드 비트가 포함되기 때문이다. PCIe 1.x는 8b/10b 인코딩 방식을 사용하므로 원시 채널 대역폭에 20% (= 2/10)의 오버헤드가 발생한다. 따라서 PCIe 용어에서 전송 속도는 인코딩된 비트 전송률을 의미한다: 2.5 GT/s는 인코딩된 직렬 링크에서 2.5 Gbit/s이다. 이는 2.0 Gbit/s의 사전 코드화된 데이터 또는 0.25 GB/s에 해당하며, 이는 PCIe에서 처리량이라고 한다.
2005년, PCI-SIG는 PCIe 1.1을 도입했다. 이 업데이트된 사양은 명확화 및 여러 개선 사항을 포함하지만, PCI 익스프레스 1.0a와 완벽하게 호환된다. 데이터 전송률에는 변경이 없었다.
PCI 익스프레스 역사 및 개정
PCI-SIG는 2007년 1월 15일 PCI 익스프레스 기본 2.0 사양의 가용성을 발표했다. PCIe 2.0 표준은 PCIe 1.0에 비해 전송 속도를 5 GT/s로 두 배 증가시켰고, 레인당 처리량은 250 MB/s에서 500 MB/s로 증가했다. 결과적으로 16레인 PCIe 커넥터(×16)는 최대 8 GB/s의 총 처리량을 지원할 수 있다.
PCIe 2.0 메인보드 슬롯은 PCIe v1.x 카드와 완전히 하위 호환된다. PCIe 2.0 카드도 일반적으로 PCIe 1.x 메인보드와 하위 호환되며, PCI 익스프레스 1.1의 사용 가능한 대역폭을 사용한다. 전반적으로 v2.0용으로 설계된 그래픽 카드 또는 메인보드는 다른 v1.1 또는 v1.0a인 경우에도 작동한다.
PCI-SIG는 또한 PCIe 2.0이 지점 간 데이터 전송 프로토콜 및 해당 소프트웨어 아키텍처에 대한 개선 사항을 특징으로 한다고 밝혔다.
PCI 익스프레스 역사 및 개정
인텔 코퍼레이션의 첫 번째 PCIe 2.0 지원 칩셋은 X38이었으며, Abit, Asus, Gigabyte 등 여러 공급업체에서 2007년 10월 21일부터 보드를 출하하기 시작했다. AMD는 AMD 700 칩셋 시리즈로 PCIe 2.0을 지원하기 시작했으며, nVidia는 MCP72로 시작했다. 인텔 P35 칩셋을 포함한 인텔의 이전 칩셋은 모두 PCIe 1.1 또는 1.0a를 지원했다.
1.x와 마찬가지로 PCIe 2.0도 8b/10b 인코딩 방식을 사용하므로, 5 GT/s의 원시 데이터 전송률에서 레인당 효과적인 최대 4 Gbit/s의 전송 속도를 제공한다.
PCI 익스프레스 역사 및 개정
PCI 익스프레스 2.1 (사양 날짜: 2009년 3월 4일)은 PCI 익스프레스 3.0에 완전 구현될 예정인 관리, 지원 및 문제 해결 시스템의 상당 부분을 지원한다. 그러나 속도는 PCI 익스프레스 2.0과 동일하다. 슬롯에서 증가한 전력은 PCI 익스프레스 2.1 카드와 일부 구형 1.0/1.0a 메인보드 간의 하위 호환성을 깨뜨리지만, PCI 익스프레스 1.1 커넥터가 있는 대부분의 메인보드는 제조사에서 유틸리티를 통해 BIOS 업데이트를 제공하여 PCIe 2.1 카드와의 하위 호환성을 지원한다.
PCI 익스프레스 역사 및 개정
PCI 익스프레스 3.0 기본 사양 개정 3.0은 여러 차례 지연된 끝에 2010년 11월에 공개되었다. 2007년 8월, PCI-SIG는 PCI 익스프레스 3.0이 8 기가트랜스퍼/초(GT/s)의 비트레이트를 가지며, 기존 PCI 익스프레스 구현과 하위 호환될 것이라고 발표했다. 당시, PCI 익스프레스 3.0의 최종 사양은 2010년 2분기까지 연기될 것이라고도 발표되었다. PCI 익스프레스 3.0 사양의 새로운 기능에는 송신기 및 수신기 등화, PLL 개선, 클럭 데이터 복구, 현재 지원되는 토폴로지의 채널 개선 등 향상된 신호 및 데이터 무결성을 위한 여러 최적화가 포함되었다.
PCI 익스프레스 상호 연결 대역폭의 확장에 대한 타당성에 대한 6개월간의 기술 분석 후, PCI-SIG의 분석에 따르면 8 기가트랜스퍼/초를 주류 실리콘 공정 기술로 제조하고 기존의 저비용 재료 및 인프라로 배포할 수 있으며, PCI 익스프레스 프로토콜 스택과 완전한 호환성(무시할 수 있는 영향)을 유지할 수 있다는 것이 밝혀졌다.
PCI 익스프레스 역사 및 개정
PCI 익스프레스 3.0은 부호화 방식을 이전의 8b/10b 인코딩에서 128b/130b 인코딩으로 업그레이드하여, 대역폭 오버헤드를 PCI 익스프레스 2.0의 20%에서 약 1.54% (= 2/130)로 줄였다. PCI 익스프레스 3.0의 8 GT/s 비트레이트는 레인당 효과적으로 985 MB/s를 제공하여 PCI 익스프레스 2.0에 비해 레인 대역폭을 거의 두 배로 늘렸다.
2010년 11월 18일, PCI Special Interest Group은 PCI 익스프레스 3.0의 최종 사양을 회원들에게 공식적으로 공개하여 이 새로운 버전의 PCI 익스프레스를 기반으로 장치를 구축할 수 있도록 했다.
2013년 9월, PCI 익스프레스 3.1 사양은 2013년 말 또는 2014년 초에 출시될 예정이며, 전원 관리, 성능 및 기능의 세 가지 영역에서 발표된 PCI 익스프레스 3.0 사양에 대한 다양한 개선 사항을 통합할 것이라고 발표되었다. 2014년 11월에 출시되었다.
PCI 익스프레스 역사 및 개정
2011년 11월 29일, PCI-SIG는 PCI 익스프레스 4.0을 예비 발표했다. 이 규격은 16 GT/s의 비트레이트를 제공하여 PCI 익스프레스 3.0의 대역폭을 두 배인 16레인 구성에서 각 방향으로 31.5 GB/s로 증가시키면서 소프트웨어 지원 및 사용되는 기계적 인터페이스 모두에서 하위 및 상위 호환성을 유지한다. PCI 익스프레스 4.0 사양은 선더볼트의 대안인 OCuLink-2도 가져온다. OCuLink 버전 2는 최대 16 GT/s (×8 레인의 경우 총 16 GB/s)를 가지며, 선더볼트 3 링크의 최대 대역폭은 5 GB/s이다.
2016년 6월, 케이던스, PLDA 및 시높시스는 PCI SIG의 연례 개발자 컨퍼런스에서 PCIe 4.0 물리 계층, 컨트롤러, 스위치 및 기타 IP 블록을 시연했다.
멜라녹스 테크놀로지스는 2016년 6월 15일 PCIe 4.0을 지원하는 최초의 100 Gbit/s 네트워크 어댑터를 발표했으며, 2016년 11월 10일에는 PCIe 4.0을 지원하는 최초의 200 Gbit/s 네트워크 어댑터를 발표했다.
PCI 익스프레스 역사 및 개정
2016년 8월, 시높시스는 인텔 개발자 포럼에서 FPGA가 PCIe 4.0 속도로 레인을 클럭킹하는 테스트 설정을 발표했다. 그들의 IP는 2016년 말에 칩과 제품을 선보일 여러 회사에 라이센스되었다.
2016년 8월 IEEE 핫 칩 심포지엄에서 IBM은 PCIe 4.0을 지원하는 최초의 CPU인 POWER9를 발표했다.
PCI-SIG는 2017년 6월 8일 PCI 익스프레스 4.0 최종 사양의 출시를 공식 발표했다. 이 사양에는 유연성, 확장성, 저전력 개선 사항이 포함된다.
2017년 12월 5일, IBM은 PCIe 4.0 슬롯이 장착된 최초의 시스템인 Power AC922를 발표했다.
NETINT Technologies는 2018년 7월 17일, 플래시 메모리 서밋 2018에 앞서 PCIe 4.0 기반의 최초의 NVMe SSD를 출시했다.
어드밴스트 마이크로 디바이시스는 2019년 1월 9일, 자사의 차기 Zen 2 기반 프로세서와 X570 칩셋이 PCIe 4.0을 지원할 것이라고 발표했다. AMD는 구형 칩셋에 부분적인 지원을 가능하게 하기를 바랐지만, PCIe 4.0 사양을 따르지 않는 메인보드 트레이스 때문에 불안정성이 발생하여 불가능했다.
PCI 익스프레스 역사 및 개정
인텔은 2020년 중반 타이거 레이크 마이크로아키텍처의 일환으로 PCI 익스프레스 4.0 지원하는 최초의 모바일 CPU를 출시했다.
2017년 6월, PCI-SIG는 PCI 익스프레스 5.0 예비 사양을 발표했다. 대역폭은 32 GT/s로 증가할 것으로 예상되며, 16레인 구성에서 각 방향으로 63 GB/s를 제공할 예정이다. 초안 사양은 2019년에 표준화될 것으로 예상되었다. 초기에는 기술적 타당성을 위해 25.0 GT/s도 고려되었다.
2017년 6월 7일 PCI-SIG 개발자 컨퍼런스에서 시높시스는 32 GT/s 속도로 PCI 익스프레스 5.0의 첫 시연을 기록했다.
2018년 5월 31일, PLDA는 PCIe 5.0 사양 초안 0.7을 기반으로 하는 XpressRICH5 PCIe 5.0 컨트롤러 IP의 가용성을 같은 날 발표했다.
2018년 12월 10일, PCI SIG는 PCIe 5.0 사양 0.9 버전을 회원들에게 공개했으며,
2019년 1월 17일, PCI SIG는 0.9 버전이 비준되었고, 1.0 버전은 2019년 1분기에 출시될 예정이라고 발표했다.
PCI 익스프레스 역사 및 개정
2019년 5월 29일, PCI-SIG는 PCI 익스프레스 5.0 최종 사양의 출시를 공식 발표했다.
2019년 11월 20일, Jiangsu Huacun은 12 nm 제조 공정으로 최초의 PCIe 5.0 컨트롤러 HC9001을 선보였으며, 2020년에 생산이 시작되었다.
2020년 8월 17일, IBM은 PCIe 5.0을 지원하는 Power10 프로세서를 발표했으며, 단일 칩 모듈(SCM)당 최대 32개 레인, 이중 칩 모듈(DCM)당 최대 64개 레인을 지원한다.
2021년 9월 9일, IBM은 Power E1080 엔터프라이즈 서버를 발표했으며, 9월 17일에 출시될 예정이다. 이 서버는 최대 16개의 Power10 SCM을 장착할 수 있으며, 시스템당 최대 32개의 슬롯을 PCIe 5.0 ×8 또는 PCIe 4.0 ×16으로 구성할 수 있다. 또는 외부 PCIe 확장 드로어에 연결하는 선택적 광학 CXP 변환기 어댑터용 PCIe 5.0 ×16 슬롯으로 사용할 수도 있다.
2021년 10월 27일, 인텔은 세계 최초로 PCIe 5.0(최대 16레인) 연결을 지원하는 소비자용 x86-64 프로세서인 12세대 인텔 코어 CPU 제품군을 발표했다.
PCI 익스프레스 역사 및 개정
2022년 3월 22일, 엔비디아는 세계 최초의 PCIe 5.0 GPU인 엔비디아 호퍼 GH100 GPU를 발표했다.
2022년 5월 23일, AMD는 Zen 4 아키텍처를 발표했으며, 이는 소비자 플랫폼에서 최대 24레인, 서버 플랫폼에서 128레인의 PCIe 5.0 연결을 지원한다.
2019년 6월 18일, PCI-SIG는 PCI 익스프레스 6.0 사양 개발을 발표했다. 대역폭은 64 GT/s로 증가하여 16레인 구성에서 각 방향으로 128 GB/s를 제공할 것으로 예상되며, 목표 출시일은 2021년이다. 새로운 표준은 NRZ(Non-return-to-zero) 변조 대신 저지연 FEC(Forward error correction)이 적용된 4단계 펄스 진폭 변조(PAM-4)를 사용한다. 이전 PCI 익스프레스 버전과 달리, 데이터 무결성을 높이기 위해 전방 오류 정정이 사용되며, PAM-4는 라인 코드로 사용되어 전송당 두 비트가 전송된다. 64 GT/s의 데이터 전송률(원시 비트 전송률)로 ×16 구성에서 각 방향으로 최대 121 GB/s가 가능하다.
2020년 2월 24일, PCI 익스프레스 6.0 개정 0.5 사양(모든 아키텍처적 측면과 요구 사항이 정의된 "첫 번째 초안")이 발표되었다.
2020년 11월 5일, PCI 익스프레스 6.0 개정 0.7 사양(테스트 칩을 통해 전기 사양이 검증된 "완전한 초안")이 발표되었다.
2021년 10월 6일, PCI 익스프레스 6.0 개정 0.9 사양("최종 초안")이 발표되었다.
2022년 1월 11일, PCI-SIG는 PCI 익스프레스 6.0 최종 사양의 출시를 공식 발표했다.
PAM-4 코딩은 10−6의 훨씬 더 높은 BER을 초래하므로 (이전에는 10−12 대비), 128b/130b 인코딩 대신 CRC 외에도 3방향 인터레이스 FEC가 사용된다. 고정된 256바이트 FLIT 블록은 가변 크기 트랜잭션 계층 패킷(TLP) 및 데이터 링크 계층 페이로드(DLLP)를 포함하는 242바이트의 데이터를 전달하며, 나머지 14바이트는 8바이트 CRC 및 6바이트 FEC를 위해 예약된다. PAM-4/FLIT 모드에서는 오류율을 줄이기 위해 3방향 그레이 부호가 사용된다. 인터페이스는 더 낮은 데이터 전송률로 재훈련할 때도 NRZ 및 128/130b 인코딩으로 전환되지 않는다.
그러나 2025년 3월 기준 현재까지 어떤 제조업체도 PCIe 6.0 인터페이스를 사용하는 하드웨어를 구축하지 않았으며, PCWorld는 이 인터페이스가 "종이에만 존재한다"고 언급했다.
2022년 6월 21일, PCI-SIG는 PCI 익스프레스 7.0 사양 개발을 발표했다. 버전 6.0과 동일한 PAM4 신호 방식을 사용하여 128 GT/s의 원시 비트 전송률과 ×16 구성에서 각 방향으로 최대 242 GB/s를 제공할 예정이다. 데이터 전송률 두 배 증가는 신호 손실을 줄이고 전력 효율성을 개선하기 위한 채널 매개변수 미세 조정을 통해 달성될 예정이지만, 신호 무결성은 도전 과제가 될 것으로 예상된다. 이 사양은 2025년에 최종 확정될 예정이다.
2024년 4월 3일, PCI 익스프레스 7.0 개정 0.5 사양("첫 번째 초안")이 발표되었다.
2025년 1월 17일, PCI-SIG는 PCIe 7.0 사양 버전 0.7("완전 초안") 출시를 발표했다.
2025년 3월 19일, PCI-SIG는 PCIe 7.0 사양 버전 0.9("최종 초안") 출시를 발표했다. 최종 출시는 여전히 2025년으로 예정되어 있다.
새로운 표준의 목표는 다음과 같이 명시되었다.
2025년 6월 11일, PCI-SIG는 PCI 익스프레스 7.0 최종 사양 출시를 공식 발표했다.
출시 당시 PCI-SIG는 PCIe 7.0이 당분간 PC 시장에 출시될 것이라고 보지 않는다고 언급했다. 대신 이 인터페이스는 초기에는 클라우드 컴퓨팅, 800기가비트 이더넷, 인공지능 응용 분야를 목표로 한다.
PCI 익스프레스 확장 및 미래 방향
일부 공급업체는 광 케이블을 통한 PCIe 제품을 제공하며, PCIe 확장 서랍에서 거리가 증가한 PCIe 스위칭을 위한 능동 광 케이블(AOC)이 있거나, 더 주류 표준(이더넷이나 인피니밴드 등)을 사용하는 것보다 투명한 PCIe 브리징이 선호되는 특정 경우에 추가 소프트웨어 지원이 필요할 수 있다.
선더볼트는 인텔과 애플이 DisplayPort와 PCIe 프로토콜을 결합한 범용 고속 인터페이스로 공동 개발했으며, 원래는 올파이버 인터페이스로 계획되었으나, 소비자 친화적인 광 인터커넥트 개발 초기의 어려움으로 인해 거의 모든 구현은 구리 시스템이다. 주목할 만한 예외는 소니 VAIO Z VPC-Z2로, 광학 부품이 포함된 비표준 USB 포트를 사용하여 외부 PCIe 디스플레이 어댑터에 연결한다. 애플은 2011년까지 선더볼트 채택의 주요 동인이었지만, 다른 여러 공급업체는 선더볼트가 탑재된 신제품 및 시스템을 발표했다. 선더볼트 3는 USB4 표준의 기반을 형성한다.
PCI 익스프레스 확장 및 미래 방향
모바일 PCIe 사양 (M-PCIe로 약칭)은 PCI 익스프레스 아키텍처가 MIPI Alliance의 M-PHY 물리 계층 기술을 통해 작동할 수 있도록 한다. M-PHY의 이미 광범위하게 채택된 기존 및 저전력 설계 위에 구축된 모바일 PCIe는 모바일 장치가 PCI 익스프레스를 사용할 수 있도록 한다.
PCI-SIG 사양에는 5가지 주요 출시/검증 지점이 있다:
역사적으로, 새로운 PCIe 사양의 초기 채택자들은 일반적으로 새로운 대역폭 정의를 중심으로 응용 로직을 자신 있게 구축할 수 있고 종종 새로운 프로토콜 기능 개발을 시작할 수 있으므로 초안 0.5부터 설계하기 시작한다. 그러나 초안 0.5 단계에서는 실제 PCIe 프로토콜 계층 구현에 변경이 있을 가능성이 높으므로, 이러한 블록을 내부적으로 개발하는 책임이 있는 설계자들은 외부 소스의 인터페이스 IP를 사용하는 사람들보다 작업 시작을 더 주저할 수 있다.
PCI 익스프레스 하드웨어 프로토콜 요약
PCIe 링크는 레인으로 알려진 전용 단방향 직렬(1비트) 지점 간 연결 쌍을 중심으로 구축된다. 이는 모든 장치가 동일한 양방향, 32비트 또는 64비트 병렬 버스를 공유하는 버스 기반 시스템인 이전 PCI 연결과는 크게 다르다.
PCI 익스프레스는 계층형 프로토콜이며, 트랜잭션 계층, 데이터 링크 계층, 물리 계층으로 구성된다. 데이터 링크 계층은 미디어 접근 제어(MAC) 서브계층을 포함하도록 세분화된다. 물리 계층은 논리 및 전기 서브계층으로 세분화된다. 물리적 논리 서브계층에는 물리적 코딩 서브계층(PCS)이 포함된다. 이 용어는 IEEE 802 네트워킹 프로토콜 모델에서 차용되었다.
PCI 익스프레스 하드웨어 프로토콜 요약
PCIe 물리 계층(PHY, PCIEPHY, PCI Express PHY 또는 PCIe PHY) 사양은 전기 및 논리 사양에 해당하는 두 개의 서브계층으로 나뉜다. 논리 서브계층은 때때로 MAC 서브계층과 PCS로 더 나뉘지만, 이 분할은 PCIe 사양의 공식적인 부분이 아니다. 인텔이 발표한 사양인 PHY Interface for PCI Express(PIPE)는 MAC/PCS 기능 분할과 이 두 서브계층 간의 인터페이스를 정의한다. PIPE 사양은 또한 SerDes(직렬 변환기/역직렬 변환기) 및 기타 아날로그 회로를 포함하는 물리적 미디어 부착(PMA) 계층을 식별한다. 그러나 SerDes 구현은 ASIC 공급업체마다 크게 다르므로 PIPE는 PCS와 PMA 간의 인터페이스를 지정하지 않는다.
전기적 수준에서 각 레인은 협상된 기능에 따라 2.5, 5, 8, 16 또는 32 Gbit/s로 작동하는 두 개의 단방향 차등 쌍으로 구성된다. 전송 및 수신은 별도의 차등 쌍으로, 레인당 총 네 개의 데이터 와이어가 있다.
PCI 익스프레스 하드웨어 프로토콜 요약
두 PCIe 장치 간의 연결은 링크라고 알려져 있으며, 하나 이상의 레인 컬렉션으로 구성된다. 모든 장치는 최소한 단일 레인(×1) 링크를 지원해야 한다. 장치는 선택적으로 최대 32개의 레인으로 구성된 더 넓은 링크를 지원할 수 있다. 이는 두 가지 방식으로 매우 우수한 호환성을 가능하게 한다.
두 경우 모두 PCIe는 상호 지원되는 가장 높은 레인 수를 협상한다. 많은 그래픽 카드, 메인보드 및 BIOS 버전은 동일한 연결에서 ×1, ×4, ×8 및 ×16 연결을 지원하는 것으로 확인되었다.
PCIe 커넥터의 폭은 8.8 mm이고 높이는 11.25 mm이며 길이는 가변적이다. 커넥터의 고정 부분은 길이가 11.65 mm이고 각각 11개의 핀으로 구성된 두 줄(총 22개의 핀)을 포함하며, 다른 부분의 길이는 레인 수에 따라 가변적이다. 핀은 1 mm 간격으로 떨어져 있으며 커넥터에 들어가는 카드의 두께는 1.6 mm이다.
PCI 익스프레스 하드웨어 프로토콜 요약
PCIe는 인터럽트를 포함한 모든 제어 메시지를 데이터에 사용되는 동일한 링크를 통해 전송한다. 직렬 프로토콜은 절대 차단되지 않으므로, 지연 시간은 전용 인터럽트 라인을 가진 기존 PCI와 여전히 비교할 만하다. 핀 기반 인터럽트의 IRQ 공유 문제와 메시지 신호 인터럽트(MSI)가 I/O APIC를 우회하여 CPU에 직접 전달될 수 있다는 사실을 고려하면, MSI 성능은 훨씬 더 우수하다.
다중 레인 링크에서 전송되는 데이터는 인터리빙된다. 즉, 각 연속 바이트는 연속적인 레인으로 전송된다. PCIe 사양은 이러한 인터리빙을 데이터 스트라이핑이라고 부른다. 들어오는 스트라이핑된 데이터를 동기화(또는 디스큐)하기 위한 상당한 하드웨어 복잡성을 요구하지만, 스트라이핑은 링크에서 n번째 바이트의 지연 시간을 크게 줄일 수 있다. 레인이 엄격하게 동기화되지는 않지만, 2.5/5/8 GT/s의 경우 레인 간 스큐는 20/8/6 ns로 제한되어 하드웨어 버퍼가 스트라이핑된 데이터를 재정렬할 수 있다. 패딩 요구 사항 때문에 스트라이핑은 링크에서 작은 데이터 패킷의 지연 시간을 반드시 줄이지는 않을 수 있다.