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京葉道路 有料道路
京葉JCTで東京外環自動車道、宮野木JCTで東関東自動車道、千葉東JCTで千葉東金道路、終点で館山自動車道と接続しており、それぞれさいたま、成田、東金、木更津方面への交通にも便利である。宮野木JCT以南は東関東自動車道千葉富津線に並行する一般国道の自動車専用道路として位置付けられている。
一般国道16号のバイパスとして位置づけられている穴川ICから蘇我ICまでの間は、側道として一般道路（国道16号千葉バイパス）が併設されている。この側道が蘇我ICの南で分岐する、浜野川の橋梁の南詰の地点が京葉道路と館山自動車道の境界（千葉南JCT）となっている。
貝塚ICと千葉東JCTの間に京葉道路唯一のトンネルである貝塚トンネルがある。
道路照明灯は東京外環自動車道と同じく全線に設置されている。
なお、本道路が開通して1年後（1961年）に道路法48条にて定義されている自動車専用道路の指定を受けたが、日本初の高速自動車国道である名神高速道路の開通よりも2年早く、本道路が同法に基づく指定第1号となっている。
国道14号の区間は、設計速度が80 km/hであるが、騒音問題により、京葉市川IC - 船橋IC間を除き常時60 km/hに規制されている。
京葉道路にオービスはないが、覆面パトカーや白バイ等による取締は多い。
東日本高速道路関東支社
京葉道路 有料道路
京葉道路は高速自動車国道ではなく一般有料道路であったため、その料金体系は高速自動車国道の原則とは異なるものであった。しかし2016年4月、国土交通省による「首都圏の新たな高速道路料金」に基づき、高速自動車国道の大都市近郊区間の水準に統一されることとなった。しかし、車種区分が増え（大型未満を3分割）、29.52円/km（ターミナルチャージと消費税を除いた普通車の場合）という料金水準をそのまま適用すると、車種や区間によっては大幅な値上げになってしまうため、以下の激変緩和措置が講じられている。
激変緩和措置は「首都圏の新たな高速道路料金について」では、「千葉県内の高速ネットワーク（千葉外環、圏央道（松尾横芝～大栄））の概成後に整理」と、期間限定であることが示唆されている。この措置が適用されたことにより、同一区間を走っても乗り継ぐ道路によって料金が変わるなど、非常に複雑なものとなった。なお、2016年4月1日以降も区間料金制（A - Fの全6区間）は維持されている。
構造上などの問題により、篠崎・京葉市川・幕張・武石ICの上下線、および花輪ICの上り線には料金所設備がないため、篠崎IC⇔京葉市川ICおよび花輪←幕張⇔武石は無料で走行が可能となっている。花輪ICの下り線には後から設置された料金所があるため、花輪・幕張間は、上りは無料、下りは有料と非対称な料金体系となっている。
京葉道路 有料道路
日本道路公団が一般有料道路として管理していたが、京葉道路と、千葉東金道路、東京湾横断・木更津東金道路（東京湾アクアライン・東京湾アクアライン連絡道、首都圏中央連絡自動車道）の3路線で料金プール制（通称千葉プール）が採用されていた。道路公団民営化の過程で全国路線網となった。
ETC割引制度による割引は受けられないが、宮野木-蘇我は生活対策の上限1,000円が実施されていた際にはその対象になっていた。
24時間交通量（台）　道路交通センサス
（出典：「平成22年度道路交通センサス」・「平成27年度全国道路・街路交通情勢調査」（国土交通省ホームページ）より一部データを抜粋して作成）
（※）京葉市川ICは、京葉JCT供用開始前は市川IC。
2014年2月12日に国土交通省千葉国道事務所が発表したデータによると、上り線では平日通勤時間帯に花輪IC・幕張IC・貝塚IC付近で(40 km/h以下)、休日夕方時間帯に貝塚IC付近で(25 km/h以下)、下り線では休日午前中に穴川IC付近で(40 km/h以下)、渋滞が発生している。渋滞原因として、上り線は穴川IC先のサグ部（下り勾配から上り勾配への境界部）、ICの分合流による影響、下り線は花輪IC先の上り坂、幕張IC先の上り坂・カーブ、貝塚IC先のサグによる影響、IC・JCTの分合流が挙げられている。国土交通省と東日本高速道路では、渋滞のボトルネックである貝塚トンネルの拡幅（国道16号（千葉バイパス）トンネルの京葉道路への転用）を想定した1000億円規模の改良工事を行うこととし、2014年4月1日から消費税増税分、渋滞対策と合わせて通行料金が値上げされた（同一区間普通車100円→130円、A-F区間普通車600円→750円）。
南河内郡
南河内郡（みなみかわちぐん）は、大阪府の郡。
人口31,354人、面積76.73km²、人口密度409人/km²。（2025年9月1日、推計人口）
下記の2町1村を含む。
南河内郡 郡域
1896年（明治29年）に行政区画として発足した当時の郡域は、上記2町1村のほか、概ね下記の区域にあたる。
南河内郡 歴史
明治29年（1896年）
4月1日 - 郡制の施行のため、石川郡・錦部郡・八上郡・古市郡・安宿部郡・丹南郡および志紀郡の一部の区域をもって発足。郡役所が富田林村に設置。長野村は旧・丹南郡と旧・錦部郡の2ヶ所に所在。（49村）
旧・石川郡（13村） - 富田林村、新堂村、喜志村、大伴村（現・富田林市）、石川村（現・河南町）、磯長村、山田村（現・太子町）、白木村、河内村、中村（現・河南町）、千早村、赤阪村（現・千早赤阪村）、東条村（現・富田林市）
旧・錦部郡（11村） - 廿山村、錦郡村、彼方村（現・富田林市）、市新野村、長野村、天野村、高向村、三日市村、加賀田村、天見村、川上村（現・河内長野市）
旧・八上郡（3村） - 金岡村（現・堺市北区）、南八下村（現・堺市東区、美原区）、北八下村（現・堺市北区、松原市）
旧・古市郡（3村） - 古市村、駒ヶ谷村、西浦村（現・羽曳野市）
旧・安宿部郡（2村） - 国分村、玉手村（現・柏原市）
旧・丹南郡（12村） - 狭山村、三都村（現・大阪狭山市）、大艸村、日置荘村、野田村（現・堺市東区）、平尾村、黒山村（現・堺市美原区）、丹南村（現・堺市美原区、松原市）、丹比村（現・堺市美原区、羽曳野市）、埴生村、高鷲村（現・羽曳野市）、長野村（現・藤井寺市）
南河内郡 歴史
旧・志紀郡（5村） - 道明寺村（現・藤井寺市）、柏原村（現・柏原市）、志紀村、太田村（現・八尾市）、小山村（現・藤井寺市）
5月4日 - 長野村（旧・丹南郡）が改称して藤井寺村となる。
8月8日 - 富田林村が町制施行して富田林町となる。（1町48村）
昭和31年（1956年）
1月1日 - 志紀村が町制施行して志紀町となる。（9町18村）
9月30日（10町4村）
磯長村・山田村が合併して太子町が発足。
国分町が中河内郡柏原町と合併し、改めて中河内郡柏原町が発足、郡より離脱。
石川村・白木村・河内村・中村が合併して河南町が発足。
平尾村・黒山村・丹南村が合併して美原町が発足。
千早村・赤阪村が合併して千早赤阪村が発足。
古市町・高鷲町・埴生村・西浦村・駒ヶ谷村・丹比村が合併して南大阪町が発足。
RISC
RISC（reduced instruction set computer、リスク）は、コンピュータのプロセッサの命令セットアーキテクチャ (ISA) の設計の方向性として、命令セットの複雑さを減らすことすなわち、命令の総数や種類を減らし、それぞれの命令が行う処理を単純なものにし、命令フォーマットの種類を減らし、オペランドのアドレッシングを単純化する、などといった方向性により「命令セットを縮小して」設計されたコンピュータ（プロセッサ）である。この方向性が新しいものとして提案された際、従来のその逆の方向性を指すレトロニムとしてCISCという語が同時に提案された。
RISC 概要
この着想のひとつは、従来のプロセッサに備わっていた様々な命令の大部分が、実際のプログラムを書く際にはほとんど使われていないことが見出されたことにある。これは特に IBM 801 の開発に関して言われている。従来のプロセッサでは、複数の処理を一挙にこなす複雑な命令をもち、また、個々の演算命令につき、任意のアドレッシングモードを組み合わせることが可能（直交性がある）である。だが実際に作成されたプログラムを解析すると、使用される命令はそのうちのごくわずかなものに限られることが判った。この調査結果に基づいて命令セットを簡潔にすることが試みられた。
RISC 概要
先行例としての（1970年代の）IBM 801 に続いて、RISCの提案は、1980年代のジョン・ヘネシーとデイビッド・パターソンによる。この論文"RISC I:A Reduced Instruction Set VLSI Computer"では、調査対象とした従来型の命令セットを持つプロセッサをCISCと呼び、その対比として提案した命令セットを持つプロセッサをRISCと呼んだ。特に、801 は「チップに集積されたコンピュータ」ではなく、一方、ヘネシーとパターソンの提案は Mead & Conway revolution（en:Mead & Conway revolution）と呼ばれている当時のVLSI開発の機運という背景もあって、マイクロプロセッサとしての実装が前提となっている。
RISC 特徴
RISCアーキテクチャの特徴として以下の要素が言及される。
固定命令語長
命令の解読に際して可変長命令では命令長の判別と切り出し等に時間がかかっていた欠点を排除し、命令デコードに要する時間を短縮すると共に、命令の先読みをしてパイプラインの効率を上げる。
全ての演算は1クロックで実行する。
パイプライン動作にウエイトを生じさせない。初期のアーキテクチャでは処理に複数クロックを要する乗除算命令を省略し、乗除算の必要には複数の命令を組み合わせて実現した。
演算はレジスタ‐レジスタ間演算のみ
回路構成の単純化を図るとともに、メモリ・アクセスのレイテンシがパイプライン動作に悪影響を与えるのを避ける。メモリに影響する命令はロード・ストア命令のみであり、通常メモリ上のデータへの明示的な演算は行われない。
ワイヤードロジックで構成する
マイクロコードによる命令実行（マイクロプログラム方式）を排し、命令実行に要するクロックサイクル数を削減するとともに、命令解析・実行を行う回路をゲートの組み合わせで実装し、高クロック動作を可能にする。
RISC 特徴
多数のレジスタを備える。
演算の途中結果をCPU内に蓄えられる様にして、メモリへのアクセスを減らし、メモリ･アクセスによるレイテンシで動作が遅延するのを避ける。
遅延実行スロットを備える
パイプラインハザードを避け、パイプラインの処理効率を上げる。
などが挙げられるが、例外も多い。
CISCではハードウエアでサポートされているスタック操作命令がRISCにはなく、スタック操作などの処理は単純な命令を組み合わせて代替処理を行う。排他制御などで不可欠なアトミック命令はRISCでもサポートされる。
命令語長を固定長にすることでパイプライン処理の処理効率を向上させることができるが、プログラムをコンパイルする際にパイプライン動作を前提とした最適化を行う必要があり、コンパイラ作成には高度な技術が要求される。
RISC 歴史
1970年代後半、IBMなどの研究で、実際に使用されているプログラムを解析したところ、複数の処理を一気に行う高機能な命令や、いわゆる直交性のある、命令とアドレッシングモードの組み合わせの大部分は実際のプログラムでは使われていないことが判明した。これは、プログラミング技法が、従来のバイナリコードを意識したアセンブリ言語の記述による低レベルのプログラミング形態から、高級言語で記述してコンパイラを使ってバイナリコードを得る形態に移り変わったことの副産物である。それまでに設計されたCPUの命令セットには、当初アセンブリ言語でプログラムを記述するうえで便利な命令が含まれ、やがてコンパイラでコード生成を行う前提で、高級言語の制御構文をそのまま実行できるように、複雑な機械語の命令も実装される様になった。だが、当時のコンパイラはCPUが持つ利点をあまり生かせていなかった。というのもコンパイラの開発は非常に高度な技術を要し、困難を伴うことだったからである。市場にはそれでもコンパイラが浸透していき、直交性の利点や、複雑な命令の利点は薄められていった。
RISC 歴史
もうひとつの発見は、複雑な処理を行う命令の所要時間と、単純な命令を組み合わせて同等の処理を行わせる場合の所要時間を比較したとき、しばしば前者が遅いということである。このパラドックスは、CPUの設計に許容される期間の制限から生じた。設計者は十分な時間を与えられず、全ての命令の処理を最適化することができずに、結果としてよく使われる命令の処理時間だけを最適化したのである。有名な例としてVAXのINDEX命令がある。この命令はループを使った同等機能のプログラムコードよりも遅かった。
RISC 歴史
一方で、メモリの速度よりもCPUの速度の向上が著しくなってきていた。1970年後半の時点でも、以後、CPUの演算速度が向上し続けるのに対してメモリアクセスの速度の向上は限定的であり、以後も速度差が拡大することが明らかだった。すなわち、今後10年の間にCPUの演算速度は相対的にメモリアクセスの10倍、100倍となってゆくのである。こうしてより高速化していくCPUの演算速度を維持するためにはアクセスまでの時間が短いレジスタを増やさなければならず、また、高速化するCPUと速度の上がらないメモリシステムの速度差を埋めるためにキャッシュを拡充しなければならないことは明らかだった。これら多数のレジスタやキャッシュを実装するための面積をシリコン上に確保する必要が生じた。これについてはCPUのアーキテクチャを単純にしてその面積を削減することで、レジスタやキャッシュの為の面積を確保できた。
RISC 歴史
さらにRISCアーキテクチャの別の優位性が、実際に使われているプログラムの解析結果からも明らかになった。アンドリュー・タネンバウムは様々なプログラムを集めて計測結果をまとめ、多くのプロセッサの備える仕様は、実際のプログラムで要求されるものより過剰であることを立証した。例えば、プログラム内の定数値のうち98%が13ビットに収まることを示したが、一方で既存のCPUのほとんどは定数値を格納するエリアのサイズとして8ビットの倍数にあたるサイズを用意していた。典型的には8ビット、16ビット、32ビットである。これが意味するのは、命令のビット・フィールド構成を適切に設計することで、命令に使用する定数を命令のオペランド・フィールドに格納し、メモリアクセスを減らすことができるということである。定数をメモリやレジスタから取ってくるのではなく、当該命令の中に格納することで速度を向上させることができる。一方で、これを実現するためには命令を表現するビット･フィールド幅を小さくする必要がある。さもなければ命令の中にそれなりのサイズの定数を埋め込むことができないからである。
RISC 歴史
これらの要素を背景に、アドレッシングモードと命令数を削減する、縮小命令セット (Reduced Instruction Set) という用語が生まれた。従来のアーキテクチャとRISCの本質的な違いは、全ての演算をレジスタ間で行い、メモリへの読み書きをレジスタとメモリの間の転送命令に限る点である。このためRISCはロード/ストア・アーキテクチャとも呼ばれる。RISCアーキテクチャの概念と対比して、従来の設計手法はComplex Instruction Set Computer (CISC) として知られるようになった。ただし、これはあくまでもRISCと対立する概念として捉えるときに使う用語である。また、RISCアーキテクチャと言われるCPUであっても、機種によっては巨大な命令セットを持つこともある。
RISCの設計思想は命令セットを縮小することにある。この副作用として、命令を識別するのに必要なビットフィールド幅が小さくできるため、命令内にオペランドデータを直接含ませる余地が生じ、レジスタやメモリを使わずに済む場面が多くなった。同時にメモリへのインタフェースが単純化され（メモリにアクセスするタイミングが単純化され）、最適化できるようになった。
RISC 歴史
しかし、RISCにも欠点があった。単純な命令を組み合わせてプログラムを書くため、複雑な命令を持つCISCに比べて同じ処理を実現する場合に必要な命令数が増えた。加えて初期のRISCは命令語長が32ビット幅であり、プログラムサイズが大きくなり、コード密度が低くなると指摘された。当時、利点と欠点のどちらが性能にインパクトがあるかは議論の的となった。
初期のプログラミング環境では、コンパイラは存在しなかった。プログラミングは機械語かアセンブリ言語で行われた。プログラミングをより簡単にするため、コンピュータの設計者はどんどん複雑な処理を行う命令を追加していった。それはつまり、現在ならば高度なプログラミング言語で関数（サブルーチン）レベルで実現されるべきものだった。当時の風潮としてコンパイラの設計よりもハードウェアの設計のほうが簡単であるという考えがあり、結果として複雑なことはハードウェアに担わせることとなった。
RISC 歴史
高度な命令の追加を必要とする別の要因としてメモリ空間に強い制約があったことが上げられる。メモリは非常に高価で、システムに用意できるメモリ空間が限られていたので、プログラム容量を縮小することが強く要請された。例えば、当時のシステムには数キロバイトしかメモリが搭載されていなかった。そのため、業界は高度で複雑な命令を必要としていたし、命令は可変長になっていて、ひとつの命令でいくつものことをこなし、また、ひとつの命令でデータの転送と演算を同時に行っていた。当時は命令デコードを単純化するよりも命令にいろいろな機能を組み込むことが優先された。
また、当時主流であった磁気コアメモリのアクセス速度は遅かった。そのため、情報の密度を高めアクセスする回数を減らすことで、アクセス速度の問題を軽減できる。
CPU内のレジスタ本数が少なかったのは以下のような理由からである。
以上のような理由から、CPU設計者は可能な限り一つの命令に多くの機能を詰め込んだ。これにより、例えば、ひとつの命令でメモリからふたつの数値をロードして加算し結果を直接メモリに格納する、ふたつの数値をロードして演算結果はレジスタに格納する、ひとつの数値をメモリからロードしてもうひとつはレジスタにあるものを使い演算結果をメモリに格納する、などの命令が実装されている。
RISC 歴史
当時の目標は実装されている全ての演算命令で全てのアドレッシングモードを使えるようにすることであった。これを直交性と称した。これはCPUを複雑にしたが、処理を個別に最適化することができるようになったとも言える。つまり、単純な命令のみを使えば高速に動作するようにである。この様な設計思想はRISCの概念が広まった後に、対比してCISCと呼ばれるようになった。
CISC的な設計の極致としてふたつの実例がある。ひとつは6502で、もうひとつはVAXである。25USドルの6502はひとつしかレジスタを持たないが、メモリインタフェースが最適化されているため、高速で動作できる(4MHzのザイログのZ80も同様)。VAXはミニコンピュータであり、ひとつのCPUにつき3個の筐体（ラック）を必要とする。特筆すべきはそのアドレッシングモードの豊富さで、全ての演算命令に全てのアドレッシングモードを組み合わせることができた。
一方で、CPUの性能を向上する技術が導入されていった。
RISC 歴史
1980年代初頭、既存の設計技法は限界に来ていると考えられていた。将来の性能向上は半導体プロセスの進歩に依存するしかないが、それが限界に達するということはつまりチップ上の機能を削減するということである。チップの複雑性はそのままであるが、チップの面積を縮小することで動作周波数を上げることができる。通信リンクを組み込んだ並列コンピューティングの研究に少なからぬ投資が行われた。高速なチップを作る代わりにたくさんのチップを並べ、処理すべき問題を分割して各チップに割り当てるのである。
RISC 歴史
しかし、当初の恐れは杞憂であった。1980年代後半にはCPUの性能を向上させるいくつかの技術が導入された。ひとつは、1960年代よりメインフレーム用など高価なCISCのCPUで採用されていた技術であるが、命令の処理を複数のステップに分割する命令パイプラインや、その効果を高める分岐予測などである。これにより、複数の命令のそれぞれ別の処理ステージを同時に実行することで命令の並列実行を実現するのである。一般的なプロセッサは、命令を読み込み、デコード(解釈)し、必要ならばデータをメモリから取ってきて、実際の処理を実行し、結果を指定された場所に格納する。パイプラインという手法が生まれたのは、命令を読み込んだら、その命令の処理の完了を待たずに次の命令を読み込むことができるという洞察からであった。そうすると、後続の命令を読み込んでいる一方で先行の命令をデコードすることが可能となり、そして、次のサイクルでは実行、デコード、命令読み込みの三つとなり、実質的に複数の命令が並行して処理されていることになる。個々の命令を見ると、処理の完了までに数サイクルかかっていて決して高速ではない（レイテンシは短縮しない）が、次の命令との関係を見れば順次命令が実行され、1サイクル毎に命令の実行が終了していくことになる（スループットは高い）。これにより高速なシステムができ、プロセッサ内の資源が効率的に利用される。
RISC 歴史
もうひとつの解決法は処理ユニットをプロセッサ内に複数装備し、複数の演算を同時に行うスーパースケーラプロセッサの概念である。連続して読み込んだ複数の命令を、複数の処理ユニットに同時に投入して並列処理を行う。ただし、ある命令を実行するためには前の命令の実行結果を用いる（依存性がある）場合がしばしばあり、常にこの方法で性能を向上できるとは限らない。
パイプラインを導入したりスーパースケーラ化する手法は、単純なRISCアーキテクチャの設計に、調停機能や複数のデータパス、パイプラインレジスタを追加して性能を向上させようというものである。CISCでは複雑な命令を実装して、これにより一挙に複数の処理を行うことで性能を高めようとするのと対照的である。チップの面積は有限なので、性能向上のための仕組みを追加するためには何かを削らなくてはならないが、基本的なRISCアーキテクチャのCPUは非常に単純で面積が小さく、追加機能を実装する面積を確保するうえで非常に好都合だった。初期のRISCの性能は低かったが、これらの設計手法を取り入れることによって1980年代後半にはCISCを大きく引き離す性能を達成した。半導体プロセスの進歩によってこれらの手法をCISCに導入できるようになるには1990年代初頭のPentium、Pentium Proまで待たねばならなかった。
RISC 歴史
RISCチップはそのコアを実現するのに必要なトランジスタ数が少なくて済むため、以下のような様々な機能や要求をチップに取り入れることができた。
RISCデザインで一般的な特徴は以下の通りである。
ビットフィードの構造を可能な限り統一し、オペコード・オペランドが常に同じビットに配置される様にして、命令デコードが高速に行える様にする
コンパイラがレジスタに変数の割り当てを行うさいに制約がなく、コンパイラの実装が容易になる。ただし、整数用と浮動小数点数用レジスタは基本的に区別される
オペランドとして指定したレジスタをポインタとしてメモリアクセスに使用したり、レジスタ値にオフセットを加えて実効アドレスを得るモードを持つ。それより複雑なアドレッシングは、演算命令を組み合わせて実効アドレスを算出した結果をレジスタに入れて使用する。
例えば、CISCには文字列やビットストリングを扱う命令を備えたり、多項式とか複素数を扱うものもあった。そのような命令はRISCには見受けられない。なお、最新のアーキテクチャではSIMD命令向けに、複数の値をパックしたデータ形式もサポートする。
RISC 歴史
RISCはハーバード・アーキテクチャを実現したものとも言われる。概念的に命令コードのフローとデータのフローが分離されているからである。これによって、命令キャッシュとデータキャッシュへ同時にアクセスすることができ、性能向上に寄与する。
初期のRISCの設計には分岐遅延スロットの仕組みも備えられていた。これは分岐命令や条件分岐の直後の命令を指し、条件分岐で条件の成立の分岐するしないに関わらず、必ず実行される(逆に言えば分岐の効力が発揮されるのが遅れる)。これは、分岐命令の処理中もALUに仕事をさせて、分岐にかかるオーバーヘッドを隠蔽するための手法である。現在は、CPUの速度とメモリアクセスの差が広がり、またスーパースカラ構成をとる場合には遅延スロットに適切な個数が変わるなど、実装の影響を受けるために良くない仕組みと考えられていて、最近のRISCでは実装が避けられている。
RISC 歴史
最初のRISCは開発時点ではRISCであるとは認識されていなかった。それは1964年にSeymour CrayとJim Thorntonが設計したCDC 6600スーパーコンピュータである。ThortonとCrayは数値計算のためにわずか74種類の命令をもつCPUと周辺プロセッサ（OSの大部分はこちらで実行される）と呼ばれる12種の単純なコンピュータを設計した。CDC 6600にはたったふたつのアドレッシングモードしかなかった。CPUは演算用の11本のパイプラインとロード用の5本のパイプラインとストア用の2本のパイプラインを持つ。メモリは複数のバンクに分かれていて、ロード/ストアは並行して実行することが出来た。命令実行サイクルはメモリアクセスにかかる時間の10倍の速さであった。
もうひとつの初期のロード/ストアマシンとしては1968年に設計されたデータ・ゼネラルのNovaがある。
最も一般に知られているRISCはDARPAのVLSI計画の一環で行われた大学での研究である。VLSI計画は今日ではあまり知られていないが、チップの設計、製造、コンピュータグラフィックスなど様々な特筆すべき成果を生み出している。
RISC 歴史
チップ上にRISCのCPUを作るという最初の試みは、1975年にIBMが行ったものに始まる。プロジェクトが開始された建物の番号をとってIBM 801と名づけられたプロセッサファミリはIBMのマシンに広く応用された。ただし801はチップ上のRISC CPUではない。チップ上のRISC CPUは1981年に製造されたシングルチップのROMPで、Research (Office Products Division) Mini Processorの略であり、名前が小型の市場を意識していることを示している。これを使って1986年にIBM RT-PCをリリースしたが、性能的には問題があった。とはいうものの、801はいくつかのプロジェクトを生み出し、後にここからPOWERが生まれることになった。
RISCという名前が登場するのは以下で述べるRISC-Iである。
RISC 歴史
カリフォルニア大学バークレー校のRISCプロジェクトはデイビッド・パターソンの指揮の下1980年に開始された。基本的な考え方はパイプラインと今日レジスタ・ウィンドウとして知られている大胆なレジスタの用法であった。同時期のCPUが内蔵するレジスタ本数は少数に限られていて、プログラムはその範囲でレジスタを使いまわした。レジスタ・ウィンドウを持つCPUでは、アーキテクチャ上128本のレジスタを持つが、プログラムからはある瞬間に、特定のレジスタ・ウィンドウに属する8本のレジスタのみが見える。CPUはプロシージャ(ルーチン、関数)ごとに別のウィンドウを割り当て、プロシージャごとに相互に異なる8本のレジスタを使用する。そのためプロシージャコールや復帰が極めて高速に実施される。
当時、パターソンらは、RISCはCPUを1チップに収めるための制約の下に単純なアーキテクチャを設計・実装したもので、性能が低下すると考えていた。レジスタ・ウィンドウは、その性能低下を補うために導入されたのである。1981年に発表された論文では、VAX11/780に対して実行サイクル数比で4倍との性能が示されたが、RISCの効果が正しく評価されず、レジスタ・ウィンドウによる効果だと説明されていた。
RISC 歴史
このRISCプロジェクトは1982年にRISC-Iを完成させた。同時期のCISCプロセッサが10万個のトランジスタからなっていたのに対して、わずか44,420個のトランジスタからなるRISC-Iは32種類の命令しか持たなかったが、極めて高性能だった。次いで1983年にRISC-Iの3倍の性能のRISC-IIが登場した。RISC-IIは40,760個のトランジスタからなり、39種類の命令を持っていた。
RISC-Iの報告「RISC I: A Reduced Instruction Set Computer」はRISCマイクロプロセッサの原典とされるようになった。なお、この原典での「複雑 vs. 単純」の比較では「VAX vs. PDP-11」「iAPX-432 vs. 8086」「System 38 vs. System 3」となっていたことが特記される。IA-32以前だった8086は、比較相手が432だったとはいえ「単純」の側だったのである。
RISCがカテゴリとして認識されるようになるのは、次のMIPSと合わせてのことである。
同じころ、ジョン・L・ヘネシーは1981年、スタンフォード大学でMIPSプロジェクトを開始した。MIPSでは命令パイプラインを可能な限りフルに動作させることを目標としていた。命令パイプラインはすでに他でも使われていたが、いくつかの工夫によりMIPSのパイプラインは非常に高速に動作した。最も重要な点は全ての命令を1クロックサイクルで実行されるようにしたことである。これによりパイプラインは最大限に効果を発揮しプロセッサの高速化を実現した。MIPSでは、乗算や除算といった有用だが1クロックで効率的に実装できない命令は省略されていた。
初期のRISCは、単純で小型ながら高い性能を発揮する効果は知られていたものの研究室レベルで留まっていた。バークレーの成果はよく知られるようになったため、RISCという言葉が一般化することになった。多くのコンピュータ業界関係者は、実際の商用アプリケーションを高速に実行できなければ意味がないと批評し、それを使おうとしなかった。しかし1986年、各研究プロジェクトの成果が製品となっていった。
実際、ほとんどのRISCプロセッサはRISC-IIの設計をコピーするところからはじまっている。
2009年現在では、「RISC対CISC」という単純な優劣論争は、技術的にはもはや意味を持たない。x86などの代表的なCISCプロセッサは内部的にRISCのアーキテクチャを段階的に取り入れ、逆に代表的なRISCプロセッサは命令の追加を続けているためである。
そもそも、1998年の時点で、"Retrospective: RISC I: a reduced instruction set computer" においてパターソンが、8086が原典の例では単純側だったことを引いて「私は、トレードプレスがRISCでない任意の商用コンピュータはCISCだと結論付け、その結果、混乱が起きたと考える。」と述べているように、RISCというカテゴリこそ明確だったもののCISCはそうではなく、優劣論争以前にRISC対CISCというカテゴライズ自体が、その初期から混乱していたと言える。
RISCの当初の設計思想は「少ない簡潔な命令数による、回路設計の単純化とパイプライン効果の最大化によって、性能向上と低コスト化、更には容易な動作周波数の向上を実現する」ものであった。しかし現在の主要なRISCプロセッサは、商用計算用の10進数演算や、暗号化、仮想化、アウト・オブ・オーダー実行などの複雑な命令を追加し続けている。この背景には、当初より幅広い用途や新しい機能が求められていること、性能を確保したまま多数の命令を実装できる半導体技術と回路設計技術の向上、単純な動作周波数の向上には消費電力や発熱などの副作用や限界があった。以降はマルチコア化へ性能向上の舵を切ることになる。このため現在では高性能なプロセッサの開発は、開発費用も製造費用（設備投資など）も膨大になり、大規模なチップメーカー以外はハイエンドのプロセッサの開発・製造が困難となっている。
とはいえ、命令数と回路規模以外は依然としてRISCの設計思想が強く残る。命令は32ビットチップこそ固定小数32ビット、浮動小数64ビット、SIMDが128ビットとなるが各ユニットで常に固定長、アドレッシングモードもレジスタ - レジスタとロード・ストアの二種しかないことに変わりなく、レジスタはIA-64は別として、x64と比較しても倍の32本以上を持つ。こうしたこともあって、プロセッサの分類として、x86やSystem zなどを「CISC」、MIPS・POWER・SPARCなどを「RISC」と呼ぶ事は、なお一般的である。
市場別には、組み込み市場では命令セットの後方互換性は重視されず、低消費電力なプロセッサが強く求められることからRISCが優勢である。特に携帯電話・ネットワーク機器・ストレージのコントローラなど32ビット・64ビットの高性能品はほぼRISCが独占している（大多数はARM、他にRISC-Vなど）。過去の命令セットとの後方互換性が重視されるパーソナルコンピュータは長らくCISC(x86）が主流で、一時はx86の独占状態にあったが、Appleシリコンに代表されるカスタムチップ化の流れの中でRISC(ARM)の勢力が伸長している。かつてRISC（MIPS・POWER・SPARCなど）が勢力を誇っていたUNIXサーバ・ワークステーション市場ではPC市場のスケールメリットを生かせるCISC（x86）が多数派となり、RISCはハイエンドを中心に残存する情勢であったが、チップ設計の自由度と電力効率を武器にARMが攻勢を強めている。一方でゲーム機は長らくRISCプロセッサが主流であったが、PlayStation 4とXbox One以降はCISC（x86）ベースのSoCを採用している。
RISC 主なRISCプロセッサ
SPARC （サン・マイクロシステムズ、富士通）
バークレーでの研究は直接製品化されることはなかったが、サン・マイクロシステムズはRISC-IIのデザインを使ってSPARCを開発した。また、Pyramid Technologyもミッドレンジのマルチプロセッサ機に使用した。他にも多くの企業がRISC-IIのデザインを利用した。これはサンの新たな機種で広く使われ、RISCの効果を世に知らしめた。これにより、サンは急速に成長し、ワークステーション市場をほぼ独占することになった。しかし1990年代後半にワークステーション市場はX86アーキテクチャのPCに敗れ去り消滅した。現在では同社および共同開発の富士通のサーバ専用に少数が生産されている。
MIPS
ジョン・ヘネシーは一時期スタンフォード大学を離れてMIPSの商用化設計にとりかかるためミップス・コンピュータシステムズという企業を設立した。最初の製品は第二世代のMIPSチップR2000であった。MIPSのデザインはプレイステーションやNINTENDO 64などのゲーム機でも使われ、最も多く出荷され使われたRISCチップとなった。現在では組み込みシステム用のハイエンドのプロセッサとして有名である。
POWER、PowerPC （IBM）
RISC 主なRISCプロセッサ
IBMはRT PCでの失敗を教訓として次期マシンRS/6000のベースとするためにPOWERアーキテクチャを設計した。POWERを小規模化したPowerPCでは、IBM固有の様々な命令が排除されてシングルチップ化された。PowerPCはデスクトップ向けでは1994年より2006年までMacintoshに使われた。PowerPCコアは、東芝などと共同開発のCellを含め、スーパーコンピュータから組み込みシステムまで幅広く展開し、据え置きのゲーム機にも多く使われていた。
ARM (Acorn→ARM Ltd)
ARM1～3がAcornのArchimedesなどに搭載された後に、AppleとNewton向けプロセッサの共同開発を進めるためプロセッサ開発部門がARMとして独立。RISC-CPUの中でも特に低消費電力に注力した設計をもつ。組み込みシステム向けとして各社にライセンス展開し、Appleシリコン、Androidスマートフォンをはじめとした組み込み向け市場では圧倒的なシェアを誇る。サーバファームやニンテンドーDSなどの携帯ゲーム機にも利用される。
SuperH （日立製作所→ルネサス エレクトロニクス）
RISC 主なRISCプロセッサ
組み込みシステム向けで、SH-1～SH-5がある。コードサイズの効率化を狙って固定命令長を16ビットとした。このコンパクトな命令セットは他社の命令セットにも影響を与えた。セガのゲーム機にも使用された。
OpenRISC（OpenCoresコミュニティ）
オープンソースハードウェア。ハードウェアのデザインはGNU LGPLで、モデルとファームウェアがGNU GPLでそれぞれ公開されている。
RISC-V (カリフォルニア大学バークレイ校)
オープンでフリーの命令セット。ハードウェアの実装は、企業、開発者によって行われている。
V850 （NEC→ルネサス エレクトロニクス）
M32R (三菱電機→ルネサス エレクトロニクス）
Atmel AVR
ESi-RISC
Alpha (DEC)：64ビット構造を取るCPUで、ワークステーションや組み込み用途向け。RISC-CPUの中でも最速を誇ったが、1997年にインテルから11件の特許侵害を訴えられ約15億ドルの買収で和解した。また同社がコンパックに買収された後、さらにコンパックはHPに買収され縮小の一途を辿った。インテルに譲渡された開発チームは各社に散り、それぞれ別のRISC CPUに携わっている。2016年6月に世界最速と評価されたスーパーコンピュータ神威太湖之光に使用されている中国製CPUのベースとなっている。
CISC
CISC（しすく、英: complex instruction set computer）は、コンピュータの命令セットアーキテクチャ(ISA)の設計の方向性の一つである。単純な命令を指向したRISCが考案されたときに、対比して（レトロニム）従来のISAは複雑であるとして、"Complex" の語を用いた "CISC" と呼ばれる様になった。典型的なCISCのISAはしばしば、単一の命令で複数の処理を行う、可変長命令である、直交性がある、演算命令のオペランドにメモリを指定できる、などで特徴づけられる。
CISC 概要
VAXが典型的なCISCであり、マイクロプロセッサでは68000がある。CISCは一般に、命令語長が可変長であるため、ある一つの命令のデコードが終わらなければ次の命令の語の位置が判らず、複数の命令を同時にデコードするのが困難という欠点がある。
プログラミングでアセンブラ言語が用いられていた頃には豊富なアドレッシングモードを備えて、命令の直交性を備えることが良いと考えられていた。すなわち任意の演算で、どのアドレッシングモードでも使えるのが良いとされた。演算はレジスターレジスタ間演算のほかに、レジスターメモリ演算、メモリ－メモリ演算を備えているのが普通で、オペランドは2オペランドまたは3オペランドまで指定できるタイプが多い。つまり、メモリ1の内容とメモリ2の内容を論理積を取ってメモリ3に格納するというようなことが1命令でできる。C言語の条件演算子 "?:"はCISCであったPDP-11が備えていた命令の名残りとされる。
インデックスアドレッシング時のオフセットも命令で指定されるデータ語長に合わせてスケーリングされることが多い。また、データ語長の異なるデータ間の演算でも演算前に自動的に符号拡張などが行なわれるため、データ長を揃える命令を省略できる場合が多い。データの境界をメモリ上の何処にでも置ける。1命令中で行なう処理が複雑なため、マイクロプログラム方式で実装されることが多い。
CISC 構造
実行ユニットの演算器の幅を1/8語、1/4語、1/2語、1語、2語、3語、4語・・・と、実行速度と回路資源のトレードオフを図りながら自在に構成することが可能で柔軟性を持つ。マイクロプログラム方式にすることで同じインストラクションセットを維持したまま、内部マイクロアーキテクチャを増強していくことができる。マイクロプログラミング方式とはマイクロアーキテクチャたる内部CPUが万能チューリングマシンとして外部CPUをシミュレートすることである。その時点の実装技術で最も有効な内部CPUが外部CPUをシミュレートして後方互換性を維持する。このようにCISCは後方互換性を維持したまま持続的に性能と機能を向上できるアーキテクチャである。
CISC 歴史
初期のCPUは半導体の集積度が低いため、内部の演算器や実行ユニットのbit長がワード長より大幅に短かった。典型的には32bit＝1ワードに対して演算器は4bitで8回の演算を繰り返して32bit同士の計算を実行していた。この繰り返し演算が命令における実行ステージを複数のステートに分けて処理していた。このようなアーキテクチャをビットスライスプロセッサと呼び、実行ユニットが4bitの場合に16進アーキテクチャと呼ばれた。
半導体の集積度が向上するにしたがって演算器のビット幅は増加し、CPUの内部構造は変更される。インストラクションセットの互換性を保ったまま内部アーキテクチャを容易に更新するためにマイクロプログラム方式が採用された。CISCは当初から単純なマイクロアーキテクチャで豊富な機能を実現するためにマイクロプログラム方式を使っていた（マイクロプロセッサにおけるマイクロプログラム方式の採用は16ビットプロセッサとだいたい同タイミングである）。実行ステージの処理に時間がかかるのでメモリレイテンシは問題ではなかった。メモリ間演算は理にかなっていた。
CISC 歴史
半導体の集積度が向上し、単一CPUの実行パイプラインが1/8語、1/4語、1/2語、1語実行ユニットと向上したときにRISCコンセプトが標榜された。RISCは1チップに集積されたCMOSマイクロプロセッサが32bit 1ワード実行ユニットで固定されるという前提に立って、単純化した構造で最適化すればCISCに勝てると考えていたようである。しかしCMOS半導体の集積度は向上し続け、スケーリング則により内部クロックは高速化し続けた。相対的にオンチップキャッシュのメモリレイテンシは増え続け、前提はすぐに崩れた。
CISCは引き続きCMOS半導体の集積度の向上に伴って、単一CPUのパイプラインを2語、3語、4語同時実行ユニットに向上した。複数実行ユニットにする方法がスーパースカラーであり、更にその実行ユニット数を向上させる手法がアウトオブオーダ実行、投機的実行である。これらは増加したメモリレイテンシの時間を有効利用して、複数可変長パイプライン実行ユニットに対してレジスタリネーミングを割り当てる複雑な内部構造になる。
CISC 歴史
また、マイクロプログラム方式ではなくワイヤードロジック方式を採用し、いわゆる「内部RISC」と言われるようなマイクロアーキテクチャとするなど、命令セットアーキテクチャ以外はRISCと変わらないものも増えた。
このように、CISCは半導体の集積度の向上に伴い多数の実行ユニットに自動的に命令パイプラインを割り当てるマイクロアーキテクチャを発達させ、ソフトウェアを書き換えることなく性能の向上を実現してきたが、2004年ごろにはCISCのマイクロアーキテクチャが過度に複雑化したことで演算性能向上は限界に達し、マイクロプロセッサの高速化はマルチコア、同時マルチスレッディング、SIMDによる性能向上に舵を切っている。これらの並列化手法による性能向上を享受するには、ソフトウェアの書き換えが必要になる。
CISC 現状
1990年代には「CISCはRISCに置き換わる」との予測もあったが、実際にはCISCプロセッサの多くは内部的にRISCの技術を採用し、一方でRISCプロセッサの多くは命令数の追加を続けたため、2000年代には技術的な相違はほぼ消滅した。このため現在の「CISC」や「RISC」は、技術的な用語よりも、各プロセッサの歴史的な総称として使われているにすぎない。とはいえ、「RISC的」「CISC的」という方向性は現在でも有効であるし、RISC-Vの最小セットはRISC的であり、x64はCISC的である、といったことは言える。
以下の記述では「CISC」「RISC」ともに「技術的な用語よりも、各プロセッサの歴史的な総称として使われているにすぎない」ことに注意されたい。
CISC 現状
「CISC」は「x86およびx64や、伝統的なメインフレームやミニコンピュータの各専用プロセッサなど」、「RISC」は「SPARC、MIPS、ARM、PA-RISC、POWERなどのマイクロプロセッサ」の意味で使われる場合が多い。なおIA-64はPA-RISCの後継でもあるが、EPICアーキテクチャという独自のアーキテクチャを採用しており、RISCには分類しない場合が多い。また32ビットARM（64ビットARMは典型的なRISCに近い）や、POWER・PowerPCはRISCの典型からは外れたアーキテクチャだが、一般的にはどちらもRISCに分類される。
2015年現在の各市場での採用傾向は以下である。
パーソナルコンピュータ市場（PC/AT互換機およびIntel CPU搭載Macintosh）では、CISC(x86)がほぼ独占している（PowerPCやARMを搭載したパソコンも存在するが、シェアは極めて小さい。ただ、2020年以降はMacintoshにARMベースのApple Siliconが搭載され、PC向け性能が上がってきており若干シェアが広がっている）。
CISC 主なプロセッサ
（命令セットアーキテクチャ（ISA）が同じ、ないしその派生のプロセッサが生産されているもの。初代モデルなど代表を挙げる）
POWER (マイクロプロセッサ)
POWER（パワー）は、Power Architecture をベースとした、IBMのRISCマイクロプロセッサ (CPU) のシリーズである。
当初は32ビットであったが、POWER3 以降は64ビット化された。また派生製品に PowerPC がある。2023年4月時点の最新版はPOWER10である。
特徴として、比較的低いクロックで性能を発揮できるため、同じ性能ならば消費電力や発熱量を抑えられ、また動作周波数を引き上げる事により更なる性能向上が容易である。このためIBMなどのスーパーコンピュータ、UNIX ワークステーション、オフィスコンピュータなどで使用されている。
POWER (マイクロプロセッサ) 歴史
POWER アーキテクチャの祖先として70年代の IBM 801、80年代の IBM RT-PC 用 ROMP プロセッサがあるが、POWER という名称が登場したのは1990年の POWER1（パワー・ワン） が最初である。POWER1 は80万個のトランジスタを実装していた。
1993年に登場し、浮動小数点ユニットとキャッシュが増強された1998年まで現役を務めた。なお、1997年に世界チェスチャンピオンのガルリ・カスパロフを初めて破って有名になったスーパーコンピュータ「ディープ・ブルー」は、POWER2（ならびにチェス専用プロセッサ）を搭載していた。
1998年に登場した。POWER1 と PowerPC 両者との完全な互換性を有する、POWER シリーズ初の完全な64ビットプロセッサである。POWER2 と POWER3 はともに1500万個のトランジスタを実装した。
POWER (マイクロプロセッサ) 歴史
2001年に登場した。デュアルコア技術が採用され、1チップでSMPシステムが構築可能となった。0.18ミクロン製造プロセスルールと SOI 技術により、1プロセッサあたり1億7400万個ものトランジスタが実装されている。また、POWER3 と同様に POWER アーキテクチャおよび PowerPC アーキテクチャ双方との互換性が保たれており、POWER4 のコアに VMX を追加したものが PowerPC 970（PowerPC G5）のコアとしても使われている。POWER4 の登場によって、Star系列（RS64系列、後述）プロセッサの歴史に幕が下ろされた。
2004年に登場した。同時マルチスレッディング（SMT）などの新技術を取り入れたものである。
2007年5月21日に発表された。アウト・オブ・オーダー実行機能の一部を削除するかわりに、消費電力をあまり増加させずにクロックを2倍に引き上げ初めて 4 GHz に到達し、その後 5 GHz のプロセッサーが発表されている。VMX、十進浮動小数点演算機能などの技術も取り入れている。消費電力は1スレッドあたり35W。
POWER (マイクロプロセッサ) 歴史
2010年2月8日に発表された。POWER7は4、6、8コアの版があり、同時マルチスレッディングにより各コアで最大4つのスレッドを処理し、前身の POWER6 とバイナリ互換を保つ。プロセッサーあたりのコア数は最大で4倍に増え、プロセッサー上に最大32MB L3 eDRAM キャッシュを統合しているが、消費電力は POWER6 とほぼ同等である。
2012年10月に発表された。POWER7からの45nmプロセスから32nmプロセスにシュリンクすることで、クロックが高速化されL3キャッシュが最大80MBに増加した。一方でTurboCoreモードは削除された。
2014年4月24日に発表された。POWER8は6、8、10、12コアの版があり、同時マルチスレッディングにより各コアで最大8つのスレッドを処理する、 POWER7 後継プロセッサである。プロセッサーあたりのコア数は最大で1.5倍に増え、プロセッサー上に 96MB L3 eDRAM キャッシュを統合している。
2016年9月のHot Chips 28で発表された。POWER9は14nmプロセスで作られ80億トランジスタ、プロセッサー上に120MB L3 eDRAM キャッシュを統合し、SMT4またはSMT8のコアを最大12コア搭載。
POWER (マイクロプロセッサ) 歴史
2019年8月のHot Chips 31で発表された。POWER9から、インターフェイスの高速化が施されている。
2020年8月のHot Chips 32 で発表された。POWER10は7nmプロセスで作られ180億トランジスタ、プロセッサー上に120MB L3キャッシュを統合し、SMT8のコアを最大15コア搭載。
2025年7月に発表された。SMT8のコアを最大30コア搭載。
PowerPC アーキテクチャを元に、商用 UNIX システムに必要な整数演算性能に最適化されたプロセッサファミリーがRS64系列である。開発用コードネームは星にちなんだ名前または最後が「star」か、それに似た音で終わる語が選ばれていたため「Starプロセッサ」とも呼ばれる。その名が示すように最初の実装からすべて64ビットであった。
RS64（1997年発表）、RS64 Ⅱ（1998年発表）、RS64 Ⅲ（1999年発表）、RS64 Ⅳ（2001年発表）がある。RS64 Ⅳ では POWER ファミリのプロセッサとしては初めてハードウェアマルチスレッディング機能を搭載した機種である。
長らくRS/6000シリーズおよびその後継の pSeries、AS/400シリーズおよび後継の iSeries の上位機種のプロセッサとして君臨したが、より高速な POWER4 にその座を譲ることとなった。
仙台スタジアム
仙台スタジアム（せんだいスタジアム）は、宮城県仙台市泉区の七北田公園内に所在するサッカー・ラグビー・アメリカンフットボールの専用球技場。仙台市が所有し、ベガルタ仙台を代表とする共同事業体「仙台泉 SPORTS PARK CONSORTIUM」が指定管理者として運営管理を行っている。
日本プロサッカーリーグ（Jリーグ）に所属するベガルタ仙台、日本女子プロサッカーリーグ（WEリーグ）に所属するマイナビ仙台レディースがホームスタジアムとして使用している。
仙台市の総合設備会社・ユアテックが命名権を取得し、2006年より「ユアテックスタジアム仙台」（ユアテックスタジアムせんだい、英: Yurtec Stadium SENDAI、略称「ユアスタ」）の呼称を用いている（後述）。
仙台スタジアム 施設
4万6361平方メートルの敷地面積のうち、1万6907平方メートルを建築面積として、延床面積2万8193平方メートルのピッチとそれを取り囲む観戦施設（地上4階建て、最高高さ27.5メートル、スタンド面積1万4301平方メートル）が設置されている。
収容人員は1万9694人。全席が個席で、J1リーグの開催基準を満たしている。予算が付けば増席出来るよう、市が設計図を完成済みであることが、サポーター集会において判明している。なお、メインスタンド3階中央の貴賓室の窓は防弾ガラスとなっている。観客席は全周が屋根で覆われており、前方の席でなければ雨に濡れずに観戦が可能である。
陸上トラックのない球技専用スタジアムである。ラグビーやアメリカンフットボールにも対応しているため、サイドスタンド（ゴール裏）とフィールドの距離がサッカー専用スタジアムに比べ遠い。
照明は屋根と一体化して設けられている。2024年にLED照明が導入され、ナイターゲーム時の照明演出が可能となった。北側ゴール裏にはLED電光掲示板が、南側ゴール裏には大型映像装置が設置されている。
1993年開場の茨城県立カシマサッカースタジアムを模して建設された。また、2005年会場の千葉市蘇我球技場（現: フクダ電子アリーナ）は仙台スタジアムを模して建設された。
仙台スタジアム 施設
サッカーダイジェスト2018年9月27日号「Jリーグクラブ番付」のスタジアム部門ランキングで2位に輝くなど、サッカー関係者からの評価は高い。臨場感、快適さ、アクセスのどこから見ても素晴らしく、サッカーへの造詣が深い平畠啓史の評は次の通りである。 「地下鉄南北線の終点・泉中央駅からわずか4分とアクセスに優れている。大きすぎず小さすぎず、サッカーを楽しむには最適な規模。サポーターの声援がスタンドを覆う屋根に、ほど良く反響するので、目だけでなく耳でも熱気を味わえる。」
スタジアム北エントランスには、ベガルタ仙台のマスコットキャラクター「ベガッ太」の石像も設置されている。また、スタジアム北エントランスの「アズーリ広場」には、2002 FIFAワールドカップで仙台をキャンプ地としたイタリア代表選手の足型が展示されている。また、スタジアム内のコンコースの「アズーリメモリアル展示コーナー」がには、イタリア代表のユニフォームや仙台キャンプの写真が展示されている。
Jリーグスマートスタジアム事業 第1号に選定され、高密度Wi-Fi「VEGALTA FREE Wi-Fi」が設置されたほか、ベガルタ仙台の独自のポータルサイト「VPORT」が立ち上げられた。
令和5年度の利用者数は観客28万6659人、見学1022人。
仙台スタジアム 沿革
11月13日、宮城県陸上競技場（現：仙台市陸上競技場）でJリーグ公式戦「市原vs.V川崎」が開催。試合中、新スタジアムを20,000人収容とする案が藤井黎仙台市長に打診された。その後の記者会見で藤井市長が新スタジアムの規模を「20,000人以上」と公言してしまったため、仙台市財政課が25,000人収容のスタジアムを建設できる予算を編成し、設計図も作成した。しかし、近隣の民家の日照権問題から2万人収容に縮小。バリアフリー設計としたことで、最終的には19,694人収容で建設されることとなった。また、同試合を機に、仙台・東北にJリーグクラブを設立する機運が高まった。