FR-V

FR-Vは、1999年から2010年にかけて富士通が展開していたマイコン（マイクロプロセッサ、MCU）、およびデジタルAV家電向けのソリューションである。 RISCタイプの可変長VLIW（Very Long Instruction Word）というアーキテクチャを採用していることが大きな特徴である。1つの命令で複数の処理を同時に実行できて、高性能になる、という発想である。VLIW型スパコンで1990年代に世界1位となった経験のある富士通研究所（富士通川崎工場）のハード/ソフト開発能力と、当時（90nm/65nm世代）世界最先端FABであった富士通三重工場の製造能力もあり、少なくとも2000年代中ごろまでは想定通りの性能を発揮した。 汎用マイコンでありながら、MPEG2やH.264のソフトウェアエンコード/ソフトウェアデコードで専用プロセッサ並みの性能を出せる、ASICよりも柔軟な「プログラマブルプラットフォーム」として、2000年代には様々に応用された。例えば、マルチメディア・プロセッサとして、テレビやレコーダーなどに搭載された。高機能携帯電話（ガラケー）向け地上デジタル放送（ワンセグ）の受信ができる「ワンセグケータイ」にも採用された。デジカメやカメラ付き携帯電話などに搭載された富士通のイメージングプロセッサ「Milbeaut」のマルチメディアプロセッサとしても活躍し、MilbeautのCPUコアとして使われたFRシリーズとともに、キヤノンとソニー以外の全てのデジカメメーカー、例えばニコンの画像処理LSI「Expeed」やライカの画像処理LSI「MAESTRO」などにもその技術が供給された。 FR-Vの応用は、2008年当時で、デジタル一眼レフ・カメラ向けの画像処理LSI市場で世界シェアの約50％、H.264対応のコーデック向けLSI市場で世界シェア首位となる成功を収めた。 なお、「FR」とは「Fujitsu RISC」の略で、「V」とは「VLIW」の略である。 「VLIWアーキテクチャを採用した汎用マイコン」という点で、このFR-Vシリーズはマイコンの歴史において特異な製品である。 マイコンの性能を向上させるには「動作周波数を向上させる」という手法と「一度に多くの処理を同時に行う」という手法があるが、動作周波数を向上させるとどうしても消費電力が大きくなってしまう。デジタルAV家電向けのマルチメディア・プロセッサとして、高性能・低価格・低消費電力の三つの項目を満たすため、富士通は1サイクルで命令を並列に実行することができるVLIW型を選択した。FR-VのVLIWコアに関しては、富士通が1990年代に開発していた、同じくVLIW型CPUを採用したスーパーコンピューターであるVPPシリーズ（VPP500、およびVPP5000）の技術が継承されている。 命令を並列に実行するためには「命令スケジューリング」を行う必要がある。これをプロセッサチップ内に内蔵したハードウェアで行うのが、富士通SPARCシリーズ（スパコン「京」）などで採用されたスーパースカラ方式であり、それに対して、ソフトウェア（コンパイラ）で行うのが、富士通VPPシリーズ（スパコン「数値風洞」）やFR-Vシリーズなどで採用されたVLIW方式である。そのため、VLIWの力を引き出すにはコンパイラの技術が重要になってくる。富士通は数値風洞のソフトウェア開発により、スパコン並列計算のノーベル賞ともいわれるゴードン・ベル賞の栄誉に3年連続で輝くなど、VLIWコンパイラ技術にも実績があった。FR-Vシリーズの開発環境である『Softune V5』（富士通、1999年発売）には、富士通謹製の高性能VLIWコンパイラが組み込まれた。 「VLIWは汎用マイコンには向かない、特定用途向け」というのが1999年当時の一般的な考えだったが、FR-Vシリーズは、LinuxおよびμITRONに対応可能という汎用プロセッサの特徴と、高性能メディア処理が可能という専用プロセッサの特徴を併せ持っていた。 しかし、VLIW方式は「命令レベルの並列性」に限界があり、実行ユニットを多く搭載するほどコアの稼働率が下がり、性能向上が困難になる、という弱点があった。FR-Vは8並列が限界であった。（ちなみに、AMDのGPUは2007年の「R600」（Radeon HD 2000シリーズ）の5並列で限界を見ているので、8並列まで可能だった富士通のVLIWコンパイラ技術はむしろ高い方である。並列計算がうまく回った時のピーク性能をいくらアピールしても、実効性能が低くなって、競合に負けてしまう。しかも、グラフィックプロセッサ専門で行くならともかく、プロセッサを汎用計算にも使うことを考えた場合、将来がない。プロセッサの命令ユニットがシンプルになる一方でコンパイラが複雑になるのでプログラマーも大変つらい。なので、AMDは2012年の「GCN」（Radeon HD 7000シリーズ）でVLIWアーキテクチャを廃止した。） そのため、FR-Vは競合である東芝のCELLプラットフォームを参考に、マルチコア化によって性能向上を図ることにしたが、うまくいかなかった（2005年当時はマルチコアCPU対応のソフトウェア設計技法がまだ未発達で、プログラミングも面倒なのでコアを積んだ数だけ実効性能が上がるわけではなく、また消費電力や発熱も大きくなった。なので、東芝のCELLは1チップに9コアを積んで失敗し、東芝とCELLを共同開発したソニーは自社のレコーダにCELLを積まずに富士通のFR-VとNECのEMMAを積んでいた）。製造プロセスの微細化に関しても、競合であるUniPhierプラットフォームを展開するパナソニックは2007年に魚津工場において世界初の45nmプロセスの量産に成功し、2010年には世界初の32nmプロセスの量産にも成功して32nm版UniPhierの出荷を開始したのに対し、FR-Vを製造する富士通三重工場は2008年まで45nmプロセスの確立に難航し、2009年には28nmプロセス以降の開発を断念しTSMCに委託することを発表。そうこうするうち、2000年代後半にはARMコアの普及により、応用製品のCPUコアに独自マイコンを使っているのは、むしろ足かせと富士通の上層部に判断された。そのため、2010年に富士通が独自マイコンを廃止しARMコアに一本化したことに伴い、展開が打ち切られた。（ちなみに、競合であるNECのEMMAプラットフォームも同様の経緯で同時期に独自コアのVR5500を廃止してARMコアに置き変わった。富士通のFR-Vプラットフォームが一部の分野で成功したといっても、競合家電メーカーはほぼ全て競合プラットフォームを展開しており、やはり一部の分野で成功していたので、全ての分野で成功したARMに圧倒されてしまった） なお、VLIWを採用した汎用CPUとしては、インテル社が2001年にリリースしたItaniumと、トランスメタ社が2000年にリリースしたCrusoeなどが存在し、FR-Vの開発を主導した富士通研究所 システムLSI開発研究所 第2開発プロジェクト部 部長の高橋宏政も2001年当時はこれらを意識していた。しかし、両者はいずれも2000年代半ばには失敗に終わり、特にItaniumは「VLIW」の限界をIntel社の巨大資本と最先端FABによる微細化でカバーしようとしてカバーしきれずどんどんAMD64に引き離されながらHP社との付き合いのせいで周回遅れの性能を20年にわたって供給するはめになった。2010年代にはコンピュータ業界をARMアーキテクチャが席巻したことにより、富士通もマイコンとスパコン（「富岳」）の双方でARMアーキテクチャを採用。結局「VLIW」という思想は一般的にならなかった。 富士通研究所システムLSI開発研究所第二開発プロジェクト部部長の高橋宏政、主任の須賀敦浩らは、1990年代前半にVPPシリーズのプロセッサの開発に従事していた。VPPシリーズはRISC型命令セットと64bit長LIW方式（VeryというほどではないのでVLIWからVを抜いて「LIW」と呼んでいた）を採用したことで、従来のVP2000シリーズと比べて大幅な小型化と高性能化が果たされた。特に1993年に航空宇宙技術研究所に納入した「NWT（Numerical Wind Tunnel、数値風洞）」は1993年11月期のスパコンランキングTOP500で1位となり、高橋らはVLIW型プロセッサで世界の頂点に立った。のちに富士通(株)LSI事業本部 FR-Vソリューション事業部 事業部長となる坂本喜則は、数値風洞のソフトウェアの開発によって1994年、1995年、1996年にゴードン・ベル賞を受賞しているなど、FR-Vの開発チームは数値風洞の開発チームを引き継いでいる。 一方、富士通では1994年に0.35μmプロセスが立ち上がった。富士通の研究者は皆、従来のLSIとは違う、システムLSI（SoC）の時代が来ることを確信した。そのため、高橋らはシステムLSI用VLIWプロセッサコアの開発への取り組みを開始した。1998年に富士通研究所の開発した最初の組み込み向けメディア処理プロセッサである「mGEN」を発表し、1999年に3次元グラフィクス処理用プロセッサの「Procyon」を発表した。高橋はその経験をもとに、FR-Vプロセッサの開発を行った。 1999年7月、FR-Vプロセッサが発表された。高性能な「FR500」と、超低消費電力の「FR300」の2シリーズがリリースされ、同年末よりサンプル出荷を開始した。2000年以降に急激な市場拡大が予測されるデジタル民生機器や次世代携帯電話市場など、来るべきマルチメディアプロセッサ市場を狙った製品であった。 シリーズ最初の製品であるFR500は、CPUコア部で1.5 W、チップ全体で2.0 Wと低消費電力ながら、画像処理において、富士通の既存の高性能マイコンであるSPARCliteはおろか、同一クロックのPentium IIと比べても圧倒的な性能が得られた。4並列VLIWアーキテクチャを採用し、なおかつコンパイラの性能も十分高いことで、目標どおりの性能を得た。 1999年当時、富士通の32ビットマイコンは、組込機器などのローエンド向けのFRシリーズと、デジカメなどのハイエンド向けのSPARCliteシリーズを展開していたが、FR-Vシリーズはローコスト版の下方展開・高性能版の上方展開によって、両者の機能と性能を包含する方針であった。FR-Vの成功に伴い、SPARCliteはFR-Vシリーズに置き換えられてその役目を終えた。 2001年には2並列VLIWアーキテクチャーの「FR400」ファミリ最初の製品である「FR400」をリリース。FR500と比較すると、命令発行数、レジスタ数やキャッシュサイズを半分にしコストダウンを図りながらも随所に性能を保つ工夫をした結果、大幅な性能対価格比の向上を図ることができた。これにより、プリンターやデジカメといった民生機器への採用の道が開けた。 2002年に高性能版の「FR550」をリリース。8並列VLIWアーキテクチャを採用し、1サイクルで8命令を同時に実行できる世界初のマイコンである。 2003年11月、富士通はデジタル家電向けの統合プラットフォームとして、「FR-V ソリューション・パッケージ」の展開を開始した。これは、松下電器産業（現・パナソニック）の「UniPhier」プラットフォームや、NECエレクトロニクスの「EMMA」プラットフォーム、東芝の「MeP」プラットフォームなどとともに、2000年代におけるデジタル家電向けの統合プラットフォームの一角をなした。デジタルAV機能実現のために、従来は機器ごとに専用のASICを開発してきたが、1990年代後半以降に製品の高機能化が進むにつれて、回路の大規模化が進み、開発費の増大、開発期間の長期化とそれによる市場投入時期逸失、機能拡張性の欠如による二重投資、などの問題が発生してきていた。しかし、富士通のFR-Vソリューションを採用すると、顧客に合わせてFR-Vファミリの適切なハードウェアとソフトウェアを選択し、従来ASICで実現してきた機能をソフトウェアで実現することで、自由度の高いプラットフォームを提供することができる、というのがウリだった。FR-Vファミリーには、「プロセッサ」「コンパニオンチップ（FR-VプロセッサのデジタルAV機能を拡張するための入出力チップで、ビデオ入出力などのインタフェイスを提供）」「デジタルAV機器向けSoC」という3つのカテゴリが存在し、顧客の要望に合わせてこれらの製品を選択・組み合わせて提供した。 2004年7月に「FR450」をリリース。2並列VLIWアーキテクチャーの「FR405」プロセッサコアにMMUを搭載し、Linuxが動くようになった。 FR-Vシリーズは上記のように、2005年まで順調に多展開を行ってきたが、VLIWプロセッサには「命令レベルの並列性」に限界がある、という弱点があった。FR-Vは組み込み向け省電力プロセッサなので、パソコン向けみたいに動作周波数を上げることができないというのもあり、高性能化が難しかった。2005年当時、動作周波数に拠らずにプロセッサの性能を向上させる方法として、1つのプロセッサで同時に複数の処理を行う「マルチスレッド」方式と、1つのチップに複数のコアを搭載する「マルチプロセッサ」方式が提案されていたが、VLIWアーキテクチャはアウト・オブ・オーダー実行部を持たないため、マルチスレッドによる性能向上を図れず、富士通は必然的に「マルチプロセッサ」方式による性能向上を選択。（なお、当時同じくVLIWのデメリットに苦心していたIntel社のItaniumは、2006年リリースのItanium 2 9000シリーズで「粗粒度マルチスレッディング」という形でマルチスレッドを導入したが、SMT方式によるマルチスレッドに対応したx86アーキテクチャに大きく性能が劣った） 2005年2月、富士通はFR-Vをマルチコア化した「FR1000（コードネーム）」シリーズを発表した。NECのMP98やソニーのCell Broadband Engineに倣ってCellular MultiProcessing（CMP）アーキテクチャを採用し、1つのチップに「FR550」を4個搭載することで、1サイクル当たり最大32命令/112演算を同時実行できる。同時に、マルチプロセッサ対応のMPEG2 MP@HLのデコード処理プログラムがリリースされ、デジタルハイビジョンの1920×1080ドットのカラー動画の復元処理を、ソフトウェアのみで実現できることが実証された。1コア時より3.2倍高速化され、フルHDの映像をわずか3Wで処理できるようになった。 マルチコア版FR-Vの展開としては、まず2005年に2コアの「FR470」シリーズが開始された。2006年にはFR500シリーズをベースにした2コア/480MHzの「FR570」シリーズが開始され、FR577を搭載したXMLデータベース機の「Shunsaku」が2006年11月に発売された。 2006年に日本で放送が開始された地上デジタル放送では、コーデックとしてH.264/AVCが採用された。MPEG2の10倍以上の計算力が必要となるH.264に対し、富士通はソフトウェア処理とFR-Vコアによるハードアシストを適切に組み合わせて対処した。 富士通は2006年、世界で初めてH.264/AVCのHighプロファイル（1080i×1920）に準拠したLSI製品「MB86H50」を開発。富士通が2005年に三重工場に構築した90nmプロセスで製造された、FR-Vコアにメモリ(FCRAM)2個を内蔵したSoCである。 2006年12月、「MB86H50」を組み込んだ、フルHDの動画をリアルタイムでエンコードする伝送装置「IP-9500」をリリース。2007年9月には「ラグビーワールドカップ2007」で、世界初となる日欧間のフルHDの映像伝送の生中継に使用されるなど、スポーツなどの動きの多い映像でも精度の高い放送ができるとして、放送事業者や通信事業者などの顧客に非常に好評を得た。2008年にはアメリカ大統領一般教書演説や北京オリンピックの中継にも使用されるなど、「IP-9500」は世界の放送業界で普及した。 2007年6月、これまでデジカメで使われていた画像処理エンジンMilbeautを初めて採用した携帯電話で、かつ富士通初のワンセグ対応携帯電話であるF904iが発売。この頃より携帯電話でもFR-Vコアを搭載した富士通のSoCが普及し始めた。 2006年11月、「MB86H50」シリーズを発表。「MB86H56」は2008年10月発表、2009年4月よりサンプル出荷を開始。従来品の2倍の性能であるフルHD 60p（1080p×1920）のエンコード/デコードに対応した。2007年に稼働した富士通三重工場300mm第2棟にて製造され、従来品の90nmから65nmプロセスに微細化された。 2010年5月には、「MB86H56」を搭載して1080pに対応した世界初のH.264コーデック装置映像伝送装置をNHK技研に納入した。これを搭載した装置を8台連ねることでスーパーハイビジョン（SHV）映像伝送も可能であり、当時NHK技研が研究中であったスーパーハイビジョンの実用化も見えてきてたことから、「スーパーハイビジョン映像伝送システム用コーデック装置」と名付けられた（しかしFR-Vシリーズの終焉により、後にNHK BS4K/BS8Kで使われることになる世界初のSHV映像伝送システム（H.265/HEVC）を2013年にNHK技研とともに実用化したのは三菱電機となった）。 富士通研究所においてここまでVLIW開発を続けてこれたのも、「サーバーがLSIの技術開発をけん引し，その成果を民生機器向けに有効に展開する」という「LSI事業とサーバー関連事業の相乗効果」が富士通社内で重視されていたからだが、2000年代中ごろに入ると、「安定しているサーバ事業に対し、LSI事業は先が見えない」という問題に対し、経営判断を迅速化する必要性が叫ばれるようになった。富士通の汎用LSI事業は先行投資によってずっと赤字が続いていた。 2008年には富士通がデジタル一眼レフ・カメラ向けの画像処理LSI市場で世界シェアの約50％を握り、H.264対応のコーデック向けLSI市場で世界シェア首位に上るなど、収穫期に入ってようやく黒字化する見通しが立ったことから、富士通のマイコン部門が富士通セミコンダクターとして分離された。 2010年にはARMコアの普及により、独自マイコンはもはや差別化要因にはならなくなり、むしろ足かせになっている、との経営判断が富士通セミコンダクターにおいてなされた。そのため、2010年11月、富士通セミコンダクターにおける独自マイコンの開発は全て打ち切られ、富士通のマイコンはARMに一本化された。 2009年の「組込みシステム開発技術展」には4コア版FR-Vの試作版を搭載した評価ボードが出展されているが、4コア版FR-Vは結局リリースされなかった。富士通の画像処理LSIにおいては、Milbeaut第5世代をもってFRコアは廃止され、2011年リリースの第6世代MilbeautよりARMコアに置き換えられた。 2013年、富士通セミコンダクターがマイコン・アナログ事業をSpansion社へ譲渡したことに伴い、FR-VシリーズはFRシリーズとともにSpansionのラインナップに加わったが、譲渡された時点ですでにメンテナンスモードに入っており、製品のホームページすら作られなかった。 FR-Vを開発した須賀敦浩らは富士通セミコンダクターに残ったが、2015年に富士通セミコンダクターのシステムLSI（SoC） 事業をパナソニックのSoC事業と統合してソシオネクストが誕生したことに伴い、ソシオネクストに移籍した。かつてFR-Vコアが搭載されていた画像処理LSIのMilbeautは、以後ソシオネクストによって展開されている。 2019年、かつてFR-Vを製造していた富士通三重工場（三重富士通セミコンダクター）がUMCに買収され、ユナイテッド・セミコンダクター・ジャパン株式会社となった。 FR-Vファミリには、FR300,FR400,FR450,FR500,FR550シリーズがある。 FR-Vは、32ビットCPUであり、メモリのアドレス幅と汎用レジスタ（GR）のデータ幅はともに32ビットである。 命令は、32ビットの基本命令から構成される、可変長VLIW命令である。 VLIWのビット長は、プロセッサシリーズで異なり、32ビット-1Wayから最大64ビット-2Way(FR300,FR400,FR450)、32ビット-1Wayから128ビット-4Way(FR500)、32ビット-1Wayから256ビット長-8Way(FR550)である。 FR-VはRISCの思想で作られており、可変長VLIW方式で命令を実行する。 　基本命令は、32ビット命令 　可変長VLIW型マイクロプロセッサ 最大2基本命令＝2Way (FR300,FR400,FR450) 最大4基本命令＝4Way (FR500) 最大8基本命令＝8Way (FR550) 　VLIW長：32ビット～256ビット 　Packing　Flag方式によるコード圧縮方式を用いた可変長VLIW 32ビットの基本命令ごとに1ビットの“パッキングフラグ・ビット”がある。 　ビッグエンディアン 　単精度浮動小数点演算 　2並列SIMD 　メディア処理演算 　2並列16ビットSIMD／4並列16ビットSIMD 　32または64個のGR（汎用レジスタ）と32個または64個のFR（浮動小数点レジスタ） FR400/FR450 32ビット×32本の汎用レジスタ(GR) 32ビット×32本のメディア処理用レジスタ(FR) FR500/FR550 32ビット×64本の汎用レジスタ(GR) 32ビット×64本のメディア、浮動小数点共用レジスタ(FR) ノンエクセプティングレジスタ プレディケイトレジスタ 　32ビット整数命令 論理演算命令 乗算命令と除算命令 ロード/ストア命令 64ビットデータロード命令 分岐命令 　メディア処理演算命令(FR400,FR450,FR500,FR550) （FR500シリーズで63個、） 16ビット×4のSIMD演算命令 40ビットアキュムレータを用いた乗算命令、積和命令（MAC), 積差命令、 飽和命令 　32ビット浮動小数点数演算命令(FR500,FR550) 32ビット単精度×2のSIMD演算命令 二乗根命令と除算命令 カスタム命令セット 16ビット整数命令(FR300) DSP 用基本命令セット(FR300) 　条件付き実行命令 3値プレディケイト命令 　Non-Excepting命令 2つの64ビットデータロード命令を同時に発行可能(FR500) 2つの分岐命令を同時に発行可能(FR500) FR400 （I, I, F, F, M, M, B, B） シングルロード/シングルストア FR500 （I, I, M, M, B） デュアルロード/シングルストア FR550 （I, I, I, I, F, F, F, F, M, M, M, M, B, B） 最大8個の基本命令を、以下の13?種類、24?個以上のパイプラインに振り分けて実行する。 整数パイプライン 整数演算パイプライン ALUx4?,MULx?,DIVx？ 1サイクルレイテンシ（乗算と除算を除く） ロードストアパイプライン：ロードx2、ストアx2 デュアルロード/デュアルストア 2つの64ビットデータロード命令を同時に発行可能 ノンアラインド(Non-aligned)ロード／ストア 制御 2SIMD SP 浮動小数点パイプライン FADDx4?,FMULx?,FDIVx? 3サイクルレイテンシ（二乗根と除算を除く） 4SIMD 16bit media パイプライン MALUx4?,MSFTx?,MMACx? 1サイクル積和命令 一部命令は2サイクルレイテンシ 分岐x2? 2つの分岐命令を1つのVLIWに置ける FR400 GR:32ビット、32w、5R/3W FR:32ビット、32w、5R/3W FR450 GR:32ビット、32w、5R/3W FR:32ビット、32w、5R/3W FR500 GR:32ビット、64w、5R/4W FR:32ビット、64w、5R/4W FR550 GR:32ビット、64w、10R/6W FR:32ビット、64w、10R/6W 静的分岐予測（FR500シリーズ、FR400シリーズ） 動的分岐予測（FR550シリーズ） 静的アドレス変換機構(FR400.FR450,FR500,FR550) 動的アドレス変換機構(FR450) 動的アドレス変換方式: ソフトウェアテーブルウォーク FR450 静的アドレス変換機構と動的アドレス変換機構を同時サポート アドレス空間の属性 ユーザモード保護、書込み保護、キャッシャブル、ノンキャッシャブル セグメント、ページサイズ アドレス変換対象領域：16KB～512MB AMR（Address Map Register） 命令: 8エントリ データ: 12エントリ TLB (Translation Look-aside Buffer） 64エントリ x 2Way (セットアソシアティブ型) 動的アドレス変換方式: ソフトウェアテーブルウォーク FR400 命令キャッシュ 8Kバイト、2ウェイセットアソシアティブ,1RW データキャッシ 8Kバイト、2ウェイセットアソシアティブ,1RW ノンブロッキング機構 シングルロード/シングルストア FR500 プリロードとキャッシュラインロック機構 命令キャッシュ 16Kバイト、4ウェイセットアソシアティブ,1RW/1R データキャッシ 16Kバイト、4ウェイセットアソシアティブ,1RW/1R コピーバックとライトスルー動作を選択 ノンブロッキング機構 デュアルロード/シングルストア FR550 命令キャッシュ 32Kバイト、4ウェイセットアソシアティブ, 1RW データキャッシ 32Kバイト、4ウェイセットアソシアティブ, 2RW MB90401 クロックギア機能 MB93461 パワーダウンモード：クロック停止 コアスリープ、バススリープ、PLL-Run,　PLL-Stop クロック比切り替え CMODE切り替え:ダイナミック変更 クロックギア機能：High/Mediumモード切替え SDRAM I/Oの電源を分離 MB93501： 1999年7月6日プレスリリース 2000年6月5日プレスリリース MB93401：2001年3月21日プレスリリース FR550,MB93551：2002年2月13日プレスリリース MB90403：2003年（FIND Vol.21 No.4 2003） MB93405：2004年2月26日プレスリリース MB93555：2004年2月26日プレスリリース MB93461：2004年7月6日プレスリリース FR1000：2005年2月7日プレスリリース MB93475：2005年11月17日プレスリリース FR577,MB93577： 2006年7月、 2006年12月15日 Embedded Technology 2008：2008年11月19日 最大2命令同時命令発行 3つの演算パイプライン 2種類の整数命令とDSP命令を実行 命令セット 16ビット整数命令セット（i） 32ビット整数命令セット（I） DSP命令セットの（D） 　最大2命令同時命令発行 　32個のGR、32個のFR 　整数パイプライン×2 メディアパイプライン×2 　MB93401 　MB93403 180nm, 266MHz 　MB93405 130nm, 400MHz 　最大2命令同時命令発行 　32個のGR、32個のFR 　整数パイプライン×2 メディアパイプライン×2 　MMU（TLB） Single CPUコア 0.13μmプロセステクノロジ CMOS 内部1.4V、外部3.3V プラスチックBGA420ピン 動作周波数：400MHz 命令キャッシュ： 32KB (2Way) データキャッシュ： 32KB (2Way) SDRAMC：32ビットSDR133 TLB (Translation Look-aside Buffer) 構成: 64エントリ x 2Way ローカルバス（32ビット、66MHz） DMAC：8ch I2C ビデオ入出力、スケーラ、オーディオ入出力 USBホスト、USBファンクション カード・インタフェース(メモリースティック、SDカードに対応) Dual CPUコア 90nmプロセステクノロジ　CMOS 内部1.3V、外部3.3V、2.5V プラスチックBGA480ピン 動作周波数：480MHz 命令キャッシュ： 32KB（2Way） データキャッシュ： 32KB（2Way） SDRAMC：32ビットDDR266 240MHz動作 TLB (Translation Look-aside Buffer）構成: 64エントリ x 2Way PCI（32ビット） ローカルバス（32ビット） ビデオ入出力、映像拡大・縮小機能、ストリーム入出力、オーディオ入出力 シリアルインターフェース(I2C) 16ビット PC-Card/SDカード ビデオコーデックユニット：H.264形式のビデオデータの圧縮・復元をサポート 　最大4命令同時命令発行 　64個のGR、64個のFR 　整数パイプライン×2 　メディアパイプライン×2 　浮動小数点パイプライン×2 　単精度浮動小数点演算 　MB93501 　最大8命令同時命令発行 　64個のGR、64個のFR 　整数パイプライン×4 　メディアパイプライン×4 　浮動小数点演算×4 　単精度浮動小数点演算 Single CPUコア 0.13μmプロセステクノロジ　CMOS 内部1.3V、外部3.3V プラスチックBGA352ピン 動作周波数：333MHz 命令キャッシュ： 32KB（4Way） データキャッシュ： 32KB（4Way） SDRAMC：64ビットSDR133の111MHz DMAC ローカルバス Single CPUコア 0.13μmプロセステクノロジ　CMOS 内部1.4V、外部3.3V プラスチックBGA420ピン 動作周波数：360MHz 命令キャッシュ： 32KB（4Way） データキャッシュ： 32KB（4Way） SDRAMC：64ビットSDR133の120MHz Dual CPUコア 動作周波数：440MHz 命令キャッシュ： 32KB（4Way） データキャッシュ： 32KB（4Way） SDRAMC：64ビットDDR266 内蔵RAM：256KB（128KB×2） PCI（32ビット、66MHz、33MHz、Rev.2.2対応） ローカルバス（32ビット／64ビット） DMAC:16ch、8ch I2C プロトタイプ Quad CPUコア 90nmプロセステクノロジ　CMOS、9層メタル パッケージ：FCBGA900ピン 内部1.2V、外部2.5V 動作周波数：533MHz 命令キャッシュ： 32KB（4Way） データキャッシュ： 32KB（4Way） SDRAMC：64ビットDDR266　x　2ch 内蔵RAM：512KB（128KB×4） システムバス（64ビット／178MHz） DMAC:外部16ch、内部16ch 　組み込み向け 　メディア処理向け 　サーバ向け