단일의 트랜지스터 DRAM 셀(10)이 SOI 기판(12, 14)에 형성되어 서로 전기적으로 분리되는 보디들에 DRAM 셀들이 형성된다. 각각의 셀(10)은 소스 및 드레인 콘택으로서 기능하는 도핑 영역들(36, 42)을 가진다. 드레인 콘택(42)과 보디(16) 사이에는 영역(40)이 존재하고, 이는 충격 이온화 및 따라서 보디(16)와 동일한 도전형이지만 보디(16)보다 더 높은 농도를 갖는 프로그래밍 동안의 전자/홀 형성을 보조 한다. 소스 콘택(36) 및 보디(16)에 인접하여 영역(38)이 존재하고, 이는 소스 콘택(36)과 동일한 도전형을 갖지만 소스 콘택(36)보다 더 낮은 농도를 갖는 소거 동안의 다이오드 전류를 보조 한다.