본 발명은 실리콘 이산화물층 위에 게이트 전극층을 갖는 적층 상에 집적 회로를 제조하는 방법과 그 장치에 관한 것이다. 게이트 전극층에서 고속 에칭 도펀트 재료(예컨대, n-형 도펀트)의 이용을 최대화하면서 저속 에칭 도펀트 재료(예컨대, p-형 도펀트)의 이용을 최소화함으로써 게이트 에칭 엔드포인트 신호의 검출을 개선한다. 일 실시예에서, 게이트가 형성될 위치에만 실질적으로 해당하는 게이트 전극층의 제 1 부분을 저속 에칭 도펀트 재료로 도핑한다. 게이트 전극층의 나머지 부분은 고속 에칭 도펀트 재료로 도핑한다. 결국, 게이트 전극층의 더 많은 부분을 저속 에칭 도펀트 재료가 아닌 고속 에칭 도펀트 재료로 도핑한다. 게이트 마스크를 게이트 전극층 위에 정렬하며, 게이트 전극층에서 마스킹되지 않은 부분은 에칭제를 이용해 제거한다. 게이트 전극층의 n-도핑된 부분은 고속으로 에칭될 것이고, 게이트 전극층은 주로 n-형이므로, 에칭제가 실리콘 이산화물층에 도달하면, 검출 가능한 강한 엔드포인트 신호가 유도될 것이다.