Donanım tabanlı rasgele sayı üretecinin gerçekleştirilmesi
Hardware based realization of random number generator
Yazar: ERDİNÇ AVAROĞLU
Danışman: DOÇ. DR. MUSTAFA TÜRK
Fırat Üniversitesi / Fen Bilimleri Enstitüsü / Elektrik-Elektronik Mühendisliği Ana Bilim Dalı / Telekomünikasyon Bilim Dalı
Derece: Doktora, 2014
Konu: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol = Computer Engineering and Computer Science and Control ; Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering ; İstatistik = Statistics

Özet:
Bu tezde, kriptografik uygulamalarda kullanılan Gerçek Rasgele Sayı Üreteci (GRSÜ) ayrıntılı olarak incelenmiş olup literatürde bulunan tasarımların birçoğu tartışılmıştır.
Tez çalışmasında ilk olarak GRSÜ'de son işlemin önemi incelenmiştir. Son işlem, gerçek rasgele sayı üreteçlerinde kullanılan entropi kaynaklarının çevresel değişikliklerden etkilenmeleri nedeniyle oluşan zayıf istatistiksel özellikler gidermek amacıyla kullanılmaktadır. İkinci bir avantajı ise yan kanal analizi saldırısına karşı sistemi dirençli hale getirmesidir. Ancak kullanılan son işlemler GRSÜ'den elde edilen çıkış bit oranını düşürmektedir. Bu amaçla çalışmada, literatürdeki Von Neumann, XOR, H son işlem gibi çeşitli son işlem algoritmalarına alternatif olabilecek, GRSÜ'nün veri oranını düşürmeden istatistikî zayıflıkları gideren yeni lojistik haritaya dayalı son işlem algoritması önerilmiştir. Elde edilen sonuçlar mevcut sonuçlar ile karşılaştırıldığında daha iyi sonuçlar elde edilebileceği gösterilmiştir. Lojistik haritanın etkilerini gözlemleyebilmek amacıyla RO tabanlı TRNG yapısı dört farklı senaryo ile gerçekleştirilmiştir. Önerilen sistem EP4CE115F29C7 tabanlı Altera FPGA (Field Programmable Gate Array - Alan Programlanabilir Kapı Dizileri) bordu üzerinde gerçekleştirilmiştir. Elde edilen sonuçlara göre lojistik haritanın son işlem olarak kullanılabileceği gösterilmiştir. Gerçekleştirilen tasarımda çıkış hızı 20Mbit/s olarak elde edilmiştir.
Diğer çalışmada ise, Saf Sözde Rasgele Sayı Üreteçlerinin (SRSÜ) güvenliğini ve rasgeliliğini arttırmak amacıyla SRSÜ'nün geçiş ve çıkış fonksiyonuna gerçek rasgele sayı dizisi ek girdi olarak eklenmiştir. Bu amaçla, AES (Advanced Encryption System -  Gelişmiş Şifreleme Sistemi) kullanarak tasarlanan saf SRSÜ'lere ek girdi olarak Xilinx FPGA'de Burke Shaw kaotik çekerden elde edilen rasgele bit dizisi eklenerek Hibrit SRSÜ sistemi geliştirilmiştir. 
Gerçeklenen tasarımlardan elde edilen bit dizilerinin istatistiksel olarak rasgeleliğini test etmek amacıyla National Institute of Standards and Technology (NIST) tarafından yayınlanmış olan NIST 800-22 test paketinin programı C# ortamında yazılmıştır.  Elde edilen sonuçlar, gerçekleştirilen tasarımlar için karşılaştırmalı olarak verilmiştir.
Anahtar Kelimeler: Gerçek Rasgele Sayı Üreteci, Son İşlem, Halka Osilatörler, Kaotik 			    Sistemler, İstatistikî Testler

Abstract:
In this thesis, the True Random Number Generators (TRNG) used in cryptographic applications has been examined in detail, many of the designs in the literature have been discussed.
In this thesis study,  the importance of TRNG in post processing were examined. Post processing has been used for;  true random number generators used in the entropy sources affected by environmental changes in order to resolve poor statistical properties. A second advantage is, it makes the system resistant against to the side-channel analysis attacks. However, the used post processing decreases the output bit rate, obtained from TRNG. For this purpose in this study, in the literature Von Neumann, XOR, H last process as well as various post-processing algorithms for an alternative, without reducing the data-rate of TRNG,  post processing is proposed which is based on a new logistic map and reducing the statistical weakness. When obtained results compared with the current results; it is shown that better results could be obtained. In order to observe the effects logistic map of RO-based TRNG structure was carried out with four different scenarios. The proposed system is set on EP4CE115F29C7-based Altera FPGA (Field Programmable Gate Array) board. According to obtained test results, it was shown that logistic map can be used as post processing.  The output rate was get 20Mbit/s in the performed design.
In the other study, in order to increase the safety and randomness of pure pseudo random number generator (PRNG), true random number stream is added as additional input to the transition and output functions of PRNG. For this purpose, Hybrid PRNG was developed by adding random bit streams, obtained from Burke Shaw chaotic attractor on Xilinx FPGA, as additional input the pure PRNGs which are designed using AES (Advanced Encryption System )
To test, the statistical randomness of bit streams derived from the materialized design, the National Institute of Standards and Technology (NIST), who has published the program of NIST 800-22 test suite is written in C # environment. The obtained results was given for performed designs as comparative.
Keywords: True Random Number Generator, Post Processing, Ring Oscillators, 			 Chaotic Systems, Statistical Tests.