Etkin bit indirgeme metodu kullanarak aritmetik işlem devreleri tasarımı
Arithmetic operation circuits design using efficient bit reducation method
Yazar: SARMAD MOHAMMED
Danışman: PROF. DR. AHMET SERTBAŞ
İstanbul Üniversitesi / Fen Bilimleri Enstitüsü / Bilgisayar Mühendisliği Ana Bilim Dalı
Derece: Yüksek Lisans, 2011
Konu: Bilgisayar Mühendisliği Bilimleri-Bilgisayar ve Kontrol = Computer Engineering and Computer Science and Control
Dizin: Bilgisayar aritmetiği = Computer arithmetic ; FPGA = FPGA ; VHDL = VHDL

Özet:
Bilgisayar işlemcilerinin gün geçtikçe artan hızları aritmetik devre tasarımlarının da yüksek performanslı olarak gerçeklenmelerini gerektirmektedir.Bu gereksinim bilgisayar aritmetiğinin yeniden incelenmesine, daha hızlı algoritmaların ortaya çıkmasına ve teknolojinin sağladığı imkanlar ölçüsünde donanımsal gerçeklemelerine imkan tanıdı. Bilgisayar aritmetiğinin temel amacı, sayısal işlemlerin hızını arttıracak devrelerin ve algoritmaların tasarımıdır. Bu amaçla, tezde hızlı çarpma metodu olarak bilinen ? etkin bit indirgeme metodu ?na dayanan daha hızlı ve daha yüksek bit uzunluklu aritmetik çarpma devrelerinin tasarımı sunulmaktadır.Bu tezde, etkin bit indirgeme metodu kullanarak aritmetik çarpma işlemleri için geliştirilmiş hızlı ve etkin algoritmalar incelenmiştir.Vedic matematiğine dayanan bazı çarpma yöntemlerinin üzerinde değişiklik yaparak, ayrıştırma ve bit öteleme gibi bazı temel özellikleri kullanarak geliştirilen 4 bitlik çarpma devrelerinin daha büyük bit uzunluklu devreler (8 ve 16 bit) için geliştirilmesi hedeflenmiştir. Bu algoritmalara dayanarak geliştirilen aritmetik çarpma devrelerinin tasarımı yapılmıştır.Bu amaçla, Nikhilam Sutra yöntemine dayanan yeni bir yöntem (Önerilen yöntem) geliştirilerek donanımsal çarpma devreleri tasarlanmış ve performans analizleri yapılmıştır.Tezde Önerilen yöntem, Urdhva Tiryakbhyam Sutra (Vedic matematiğine dayanan diğer algoritma) ve klasik en hızlı algoritma olan Booth yöntemi ile performans karşılaştırmaları MATLAB yazılımı aracığıyla elde edilmiştir.Ayrıca, donanım devrelerinin tasarım ve analizlerinde etkin bir araç olarak kullanılan VHDL (VHSIC (Very High Speed Integrated Circuit) Hardware Description Language) Donanım Tanımlama Dili detaylı olarak tanıtılmıştır. Aritmetik çarpma devrelerin performans analizleri, VHDL simülasyonları aracılığıyla fonksiyonel olarak doğrulama, çıkış işareti dalga formu eldesi ve gecikme sürelerinin ölçümleri yapılarak gerçekleştirilmiştir.İncelenen bütün donanımsal devreler VHDL yardımıyla tanımlanmış ve FPGA Kullanarak sentezlenen çarpma devrelerinin performansları sunulmuştur.Bu çalışmada, incelenen tüm aritmetik işlem devrelerinin performanslarını değerlendirmek için kullanılan kriterler olarak, (girişten çıkışa en uzun yol)gecikme süresi, kullanılan toplam standart kapı sayısı (çip alanı) ve çipte sarfolunan enerji (Verimlilik) seçilmiştir. Aritmetik devrelerin, gecikme ve alan hesaplamaları grafikler halinde verilmiştir. Sonuçların geliştirilen VHDL simülasyon programları ile uygunluk arzettiği görülmüştür.

Abstract:
The increasing speed of computer processors with each passing day has required the design of arithmetic circuits to be verified as high performanced. For this reason; by being observed the computer artihmetic, it enabled faster algorithms to come out and verifications of hardwares in terms of the facilities that technology provides. The main aim of the computer arithmetic is the design of the circuits and algorithm that will increase the speed of numerical process. To this end, the design of arithmetic multiplication circuits with a faster and higher bit length is presented through the efficient bit reduction method in thesis.In this thesis, the developed fast and efficient algorithms have been observed for arithmetic multiplication process by using the efficient bit reduction method. By making changes in some multiplication methods that are based on Vedic maths, the higher bit length circuits of multiplication circuits in literature which are 4 bits have been developed by using some basic properties of multiplication like decomposition and bit shifting.The design of developed arithmetic multiplication circuits has been implemented by relying on these algorithms. To this end, arithmetical multiplication circuits have been developed as fast multiplication method by being based on Urdhva Tiryakbhyam Sutra method, Nikhilam Sutra method, Booth algorithm and Proposed method. In MATLAB language, simulations of multiplication algorithms are realized and the result of the performances have been obtained.Besides, VHDL (VHSIC ( Very High Speed Integrated Circuit ) ) Hardware Description Language which is used a tool nowadays for hardware circuits analysis and design, is introduced in detail. Analysis of arithmetic circuits are implemented by verifying functionally with VHDL simulations, getting output signal wave form and measurements of delay time.All the circuits of hardware that are observed have been described via VHDL and the performances of multiplication circuits that are synthesized have been presented via FPGA.The criteria which is used for examining performances of all arithmetic process circuits that are investigated in this work, are chosen as delay time, used gate number (chip area) and the energy that consumed in chip (Efficiency). Delay times and area calculations of arithmetic circuits, are depicted as graphics. It is seen that the obtained results are consistent with developed VHDL simulation programs.