Yeni ve gelişmekte olan yarı iletken cihazlar için teknoloji gerçeklemesi, modelleme, devre tasarımı ve simülasyonu: Organik ince film transistör ve dört-uçlu anahtar cihazları
Technology implementation, modeling, circuit design and simulation for emerging semiconductor devices: Organic thin film transistor and four-terminal switch devices
Yazar: NİHAT AKKAN
Danışman: PROF. DR. HERMAN SEDEF ; DOÇ. DR. MUSTAFA ALTUN
Yıldız Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Elektronik ve Haberleşme Mühendisliği Ana Bilim Dalı / Elektronik Bilim Dalı
Derece: Doktora, 2022
Konu: Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering
Dizin: Anahtarlamalı sistemler = Switched systems ; Parametre kestirim yöntemleri = Parameter estimation methods ; İnce filmler = Thin films

Özet:
Bu tezin ilk aşamasında, OTFT'ler için sezgi-ötesi algoritmalardan yararlanan bir modelleme ve parametre çıkarma yaklaşımı geliştirilmiştir. Model parametrelerini çıkarmak için genetik algoritma (GA) ile birlikte hibrit yapay arı kolonisi (h-ABC) ve bakteriyel besin arama optimizasyonu (BFO) algoritmaları kullanılmıştır. Bu algoritmaların kontrol parametrelerinin ayarlanmasında Taguchi'nin ortogonal deney tasarımı yöntemi kullanılmıştır. Estrada vd. ve Marinov vd. tarafından geliştirilen OTFT kompakt modellerinin parametreleri pentasen içeren iki farklı OTFT için çıkarılmıştır. Deneylerde, önerilen sezgi-ötesi algoritmalar temelli yaklaşımın doğrudan çıkarım yöntemlerinden daha iyi performansa sahip olduğu gösterilmiştir. BFO ve h-ABC algoritmaları GA'dan daha iyi performans göstermektedir. Ayrıca, Estrada vd.nin modeli her iki OTFT için de Marinov vd.nin modelinden daha iyi performans vermektedir. Yapılan bu çalışmalar ışığında, bir bilgisayar destekli tasarım aracı geliştirilmiştir. Böylece, üretilen OTFT'lerin tasarlanan grafiksel kullanıcı arayüzü üzerinden pratik bir şekilde modellenerek devre simülasyonlarında kullanılması sağlanmıştır. Alternatif bir modelleme çalışması olarak, düşük gerilimde çalışan ve pentasen içeren OTFT'ler için BSIM4 (Berkeley Short-Channel IGFET Model 4) modeli modifiye edilerek bir davranışsal kompakt model sunulmuştur. Bu model ile evirici, NAND kapısı ve 1-bit tam toplayıcı devrelerinin gerçeklemeleri ve simülasyonları LTspice'ta yapılarak statik ve dinamik performansları incelenmiştir. Tezin son aşamasında, dört-uçlu anahtarlar ile oluşturulan anahtarlamalı kafesler Boole lojik fonksiyonlarını gerçeklemek için düzenli, yoğun ve dikdörtgen şekilli yapılar olarak sunulmuştur. Anahtarlamalı kafeslerin CMOS teknolojisi kullanılarak gerçeklenebileceği gösterilmiştir. Bu amaçla, kare ve H şekilli geçitlere sahip iki farklı dört-uçlu anahtar önerilmiş ve modellenmiştir. Bu iki anahtar TSMC 65nm CMOS sürecinin tasarım kurallarını sağlayacak şekilde üç boyutlu bilgisayar destekli tasarım programında (TCAD) oluşturulmuş ve simülasyonları yapılmıştır. Ardından da TCAD simülasyon verileri kullanılarak LTspice ortamında bunların Level-3 DC ve AC modelleri geliştirilmiştir. Lojik fonksiyonlar, geliştirilen bu modellerle statik ve dinamik lojik devreler kullanılarak gerçeklenmiştir. Deney sonuçları, anahtarlamalı kafesler kullanılarak lojik fonksiyonları gerçeklemenin, geleneksel CMOS gerçeklemeleri ile karşılaştırıldığında, çok daha az serim alanı kapladığını ve rekabetçi gecikme ve güç tüketimi değerlerine sahip olduğunu göstermektedir. Öte yandan bir lojik fonksiyonun, en az sayıda dört-uçlu anahtar içeren bir anahtarlamalı kafes kullanılarak, bir gecikme kısıtı altında gerçeklenmesi problemi ele alınmıştır. Bu çalışmada bir ikili arama algoritması olan PHAEDRA ve bir böl ve fethet yöntemi olan TROADES tanıtılmış ve kullanılmıştır. Deney sonucları, PHAEDRA'nın küçük boyutlu örneklerde kafes boyutunu biraz arttırmakla birlikte kritik bir yoldaki anahtar sayısını önemli ölçüde azaltabildiğini ve TROADES'in PHAEDRA'ya göre daha az bir hesaplama eforu ile büyük boyutlu lojik fonksiyonları kolayca çözebildiğini göstermektedir. Bunlara ek olarak, bir lojik fonksiyonun az sayıda anahtar içeren bir kritik yola sahip kafes üzerinde gerçeklenmesinin tasarımın gecikmesinde önemli bir azalmaya sebep olabileceği de gösterilmiştir.

Abstract:
In the first phase of the thesis, a modeling and parameter extraction approach for OTFTs is developed using metaheuristics. Besides genetic algorithm (GA), hybrid artificial bee colony (h-ABC) and bacterial foraging optimization (BFO) algorithms are used. Taguchi's orthogonal experimental design method is used in tuning control parameters of these algorithms. Parameters of the OTFT compact models developed by Estrada et al. and Marinov et al. are extracted for two different OTFTs, both having pentacene. It is shown in the experiments that the developed metaheuristics-based approach can perform better than the direct extraction methods. BFO and h-ABC algorithms perform better than GA. In addition, the compact model of Estrada et al. performs better for both OTFTs, compared to the model of Marinov et al. In the light of these works, a computer-aided design tool is developed. Thus, it is provided that the fabricated OTFTs can be modeled practically through the designed graphical user interface and used in circuit simulations. Alternatively, a behavioral compact model is presented for the OTFTs, having pentacene active layer and working under low operating voltage, modifying the BSIM4 (Berkeley Short-Channel IGFET Model) model. An inverter, a NAND gate, and a 1-bit full adder circuits are implemented and simulated in LTspice using this model and their static and dynamic performances are investigated. In the last phase of the thesis, switching lattices formed by four-terminal switches are introduced as regular, dense, and rectangular structures to implement Boolean logic functions. It is shown that switching lattices can be implemented using the CMOS technology. For this purpose, two different four-terminal switch structures with square and H shaped gates are proposed. These two switches are constructed in three dimensional technology computer-aided design (TCAD) environment satisfying the design rules of the TSMC 65nm CMOS process and their simulations are performed. Then, the Level-3 DC and AC models of these are developed in LTspice, using the TCAD simulation data. Logic functions are realized with the developed models using static and dynamic logic circuits. Experimental results show that the realization of logic functions using switching lattices occupy much less layout area and have competitive delay and power consumption values when compared to the conventional CMOS implementations. On the other hand, the problem of realizing a logic function using a switching lattice with the fewest number of four-terminal switches under a delay constraint is addressed. In this work, a dichotomic search algorithm PHAEDRA and a divide and conquer method TROADES are introduced and used. Experimental results indicate that PHAEDRA can reduce the number of switches in a critical path significantly, increasing the total number of switches slightly on small-sized instances and TROADES can easily handle large-sized logic functions using less computational effort than PHAEDRA. It was also shown that the realization of a logic function on a lattice with a small number of switches in the critical path can lead to a significant reduction in the delay of the design.