IQ-Math sayı standartlarında FPGA-tabanlı kaotik osilatörün tasarımı ve gerçeklenmesi
Design and implementation of FPGA-based chaotic oscillator in IQ-Math number standard
Yazar: HALİL İBRAHİM ŞEKER
Danışman: DR. ÖĞR. ÜYESİ İSMAİL KOYUNCU
Afyon Kocatepe Üniversitesi / Fen Bilimleri Enstitüsü / Elektrik-Elektronik Mühendisliği Ana Bilim Dalı
Derece: Yüksek Lisans, 2019
Konu: Elektrik ve Elektronik Mühendisliği = Electrical and Electronics Engineering
Dizin: FPGA = FPGA ; VHDL = VHDL

Özet:
Kaos veya kaotik sistemlerin periyodik olmayan karakteristikleri, başlangıç şartlarına ve sistem parametrelerine oldukça hassas bağımlı olmaları, durum uzayında periyodik olmayan özellikler taşımaları ve gürültü benzeri özelliklerinden dolayı son yıllarda mühendisliğin; kriptoloji, güvenli haberleşme, endüstriyel kontrol, yapay sinir ağları, rasgele sayı üreteçleri ve görüntü işleme gibi alanlarında kaotik osilatör tasarımı oldukça büyük öneme sahiptir. 
Sunulan bu tez çalışmasında gerçek zamanlı ve yüksek çalışma frekansına sahip FPGA tabanlı farklı IQ-Math sabit noktalı sayı standartlarında kaotik osilatörler tasarlanmış ve gerçeklenmiştir. 
Tezin ilk aşamasında, SEA kaotik sistemi Matlab tabanlı Euler, Heun, dördüncü dereceden Runge Kutta, beşinci dereceden Runge Kutta Butcher ve Dormand-Prince (DP) nümerik algoritmaları kullanılarak modellenmiştir. Çalışmadan elde edilen sonuçlar kullanılarak SEA kaotik sistemin kaos analizleri yapılmıştır. Modelleme sonucu kaotik osilatörün her bir nümerik algoritmaya ait zaman serileri ve faz portreleri incelenmiştir. SEA kaotik sisteminin DP-tabanlı nümerik modelinden diğer nümerik algoritmalara göre daha hassas çözümler elde edilmiştir. 
Tezin ikinci aşamasında, SEA kaotik sistemi 32-bit IEEE 754-1985 kayan noktalı sayı standardında DP nümerik algoritması kullanılarak FPGA çipi üzerinde VHDL dili ile kodlanmıştır. Yapılan tasarım Xilinx ISE 14.7 benzetim programı kullanılarak sentezlenmiş ve test edilmiştir. Ardından DP-tabanlı SEA kaotik osilatörü Xilinx Virtex-6 ailesi XC6VLX240T-1FF1156 FPGA çipi üzerinde gerçeklenmiştir. Tasarımdan elde edilen çip istatistikleri ve çalışma frekansı sunulmuştur.
Tezin üçüncü aşamasında, SEA kaotik sistemi 32-bit (16I-16Q), 28-bit (14I-14Q), 24-bit (12I-12Q), 20-bit (10I-10), ve 16-bit (8I-8Q) IQ-Math sabit noktalı sayı standartlarına uygun biçimde DP nümerik algoritması kullanılarak FPGA çipi üzerinde VHDL dilinde kodlanmıştır. Yapılan tasarım Xilinx Virtex-6 ailesi XC6VLX240T-1FF1156 FPGA çipi üzerinde Xilinx ISE 14.7 benzetim programı kullanılarak sentezlenmiş ve test edilmiştir. Tasarımı yapılan beş farklı sabit noktalı sayı standardındaki SEA kaotik osilatörlerinin çip istatistikleri ve çalışma frekansları sunulmuştur.
Tezin son aşamasında ise beş farklı IQ-Math sabit noktalı sayı formatındaki ve 32-bit IEEE 754-1985 kayan noktalı sayı formatındaki SEA kaotik osilatörlerin çip istatistikleri, çalışma frekansları karşılaştırılmıştır. Ayrıca FPGA üzerinde gerçeklenmesinden elde edilen sonuçlar kullanılarak RMSE ile MSE hata analizleri yapılmış ve çalışmalardan elde edilen sonuçlar değerlendirilmiştir.

Abstract:
Due to the non-periodic characteristics of chaos or chaotic systems, their dependence on initial conditions and system parameters, their non-periodicity in the state space, and their noise-like characteristics, engineering in recent years; The design of chaotic oscillators in areas such as cryptology, secure communication, industrial control, artificial neural networks, random number generators and image processing is of quite great importance.
In this thesis, chaotic oscillators have been designed and implemented in accordance with FPGA based IQ-Math fixed point number standards with real time and maximum operating frequency.
In the first stage of the thesis, the SEA chaotic system was modelled using Matlab based Euler, Heun, fourth order Runge Kutta, fifth order Runge Kutta Butcher, Dormand-Prince (DP) numerical algorithms and chaos analysis of the SEA chaotic system. Time series and phase portraits of each numerical algorithm of the SEA chaotic oscillator were investigated. The DP-based numerical model of the SEA chaotic system is more sensitive than other numerical algorithms.
In the second stage of the thesis, the SEA chaotic system was coded in the VHDL language on the FPGA chip using a 32-bit IEEE 754-1985 floating-point number standard DP numerical algorithm. The design was synthesized and tested using Xilinx ISE 14.7 simulation program. The DP-based SEA chaotic oscillator was then implemented on the Xilinx Virtex-6 family XC6VLX240T-1FF1156 FPGA chip. Chip statistics and maximum operating frequency of the DP-based SEA chaotic oscillator are presented.
In the third stage of the thesis, the SEA chaotic system was encoded in the VHDL language on the FPGA chip using the DP numerical algorithm in accordance with 32-bit (16I-16Q), 28-bit (14I-14Q), 24-bit (12I-12Q), 20-bit (10I-10) and 16-bit (8I- 8Q) IQ-Math fixed-point number standards. The Xilinx Virtex-6 family was tested and synthesized using Xilinx ISE 14.7 simulation program on XC6VLX240T-1FF1156 FPGA chip. The chip statistics and maximum operating frequencies of the SEA chaotic oscillators in five different fixed-point number standards were presented.
In the last stage of the thesis, chip statistics and maximum operating frequencies of the SEA chaotic oscillators in five different IQ-Math fixed-point number standards and 32- bit IEEE 754-1985 floating point number standard were compared. In addition, RMSE and MSE error on the results obtained from the implementation of FPGA were performed and the results obtained from the studies were evaluated.