「アルス・マグナ」（羅: Ars Magna、「偉大なる技術」の意）は、イタリア人のジェロラモ・カルダーノが著した代数学の歴史的な書物。1545年に『Artis Magnæ, Sive de Regulis Algebraicis Liber Unus』（英: Book number one about The Great Art または The Rules of Algebra）として初版が出され、カルダーノの存命中の1570年に第2版が出されている。コペルニクスの『De revolutionibus orbium coelestium、「天球の回転について」』、ヴェサリウスの『De humani corporis fabrica、「人体の構造」』と並び、初期ルネッサンスにおける 3 大科学書として挙げられることがある。これらの書はいずれも1543年から1545年のわずか2年の間に相次いで出版されている。
仁明朝末の承和14年（847年）无位から従四位上に直叙され、山城守に任ぜられる。仁寿4年（854年）右近衛中将に遷ると、天安2年（858年）右兵衛督と文徳朝半ば以降は武官を歴任する。後に左大臣にまで昇った2歳上の同母兄・源融が嘉祥3年（850年）29歳で従三位に昇進し公卿に列したのに比べて、勤の昇進は遅れ、貞観2年（860年）に13年ぶりに昇進し正四位下に叙せられる、貞観12年（870年）参議に任ぜられ47歳にしてようやく公卿となった。議政官として右兵衛督・右衛門督と引き続き武官を務め、近江守・播磨権守と地方官も兼ねた。この間の貞観17年（875年）に兄・融に遅れること25年にして従三位に昇叙されている。陽成朝の元慶5年（881年）5月16日薨去。享年58。最終官位は参議従三位行右衛門督兼播磨権守。
基本的に、作詞、作曲、編曲、ミックス、キーボード、プログラミング、ベースなどをすべて一人でこなすマルチプレイヤーであり、初期からほぼすべてをセルフプロデュースで行ってきている。しかし、R・ケリーらしさを保ちつつ時代によってサウンドをきちんと変えてきており、1960年代のソウルから、1980年代のブラックコンテンポラリー、2000年代のネオ・ソウル、レゲエ、ヒップホップにいたるまで多彩な要素をうまく組み合わせつつ、絶妙なバランスでソングライティングをこなし続けている。近年は、シカゴステッパーズやレゲエ、ヒップホップの色が強くなってきている。ただし、スロージャムに関しては、それらとは逆にメロディーメイカーとしての才能を現在でも見せ続けている。
高架式4層構造で地上部分はラチャプルック通りとなっている。BTS、バンコク・メトロともに相対式ホーム2面2線の高架駅である。BTSは2階部分が改札口とコンコース（改札外に公衆トイレあり）、3階部分がホーム。バンコク・メトロは2階部分が連絡通路、3階部分が改札口とコンコース、4階部分がホーム。なお、連絡改札口はなく、BTSとバンコク・メトロとの乗り換えの際には、それぞれの改札口を一旦出る必要がある。
2013年12月5日に、シーロム線がタラートプルー駅より当駅まで路線延長され、それにともない終着駅として当駅が開業した。開業後1ヶ月間（2014年1月5日まで）は、ウォンウィアン・ヤイ駅 - 当駅の区間は無料であったが2014年1月6日よりサパーンタークシン駅 - 当駅は乗車距離に関係なく10バーツ（約30円）となった。この区間以外の駅より乗車の際にはサパーンタークシン駅までの運賃に加えて10バーツが徴収される。バンコク・メトロのブルーライン（チャルームラチャモンコン線）バーンワー駅は2019年8月24日に暫定開業し、フワランポーン駅までの間で試験運転（運賃無料で乗車可能）が行われている。同路線は9月29日に正式開業の予定。
並列計算が可能な環境、例えばマルチソケットあるいはマルチコアによるマルチプロセッサのシステムにおいて、データ並列性は、各プロセッサが分配された各データ領域（データ中の別々の部分）に対して同じタスクを処理することによって得られる。ある状況では、一つの実行スレッドがすべてのデータの演算を制御し、またある状況では、複数のスレッドが演算を制御するが、すべて同じコードを実行している。たとえば、CPU A と B を持つ2プロセッサシステム上にて、あるデータ D に対してコードを実行する場合、CPU A に D の前半部分を処理させ、同時に CPU B に D の残り後半部分を処理させることで、実行時間を削減することができる。より具体的な例として、二つの行列の加算を考える。データ並列性を実現するためには、CPU A は行列の前半のすべての要素を加算し、CPU B は行列の後半のすべての要素を加算する。二つのプロセッサが並列に動作するため、行列の加算は（理想的な場合）単一の CPU で同じ処理を実行する場合の半分の時間で完了する。データ並列性は、データの処理（タスク並列性）ではなくデータの分散した（並列化された）性質に焦点を置く。実際のプログラムのほとんどはタスク並列性とデータ並列性の間のどこかに落ち着く。ソフトウェアレベルでは並列化の実装単位にプロセスやスレッドが利用される。通常、タスクを実行するCPUをアプリケーションソフトウェアレベルで明示的に指定することはほとんどなく、プロセスまたはスレッドといった抽象化された実行単位を割り当てるだけにとどめて、実際の計算ノードへのプロセス／スレッド割り当てはオペレーティングシステムやフレームワークが担当する。また、プロセッサの命令レベルでのデータ並列化の概念および機構として、SIMDおよびSIMTがある。データ量が十分に多く、かつデータごとの処理内容が十分に長い場合は、通例シングルコアCPUで処理を逐次実行するよりもマルチコアCPUで並列実行したほうが高速になるが、データ量が少なかったり、データごとの処理内容が極端に短かったり、あるいはキャッシュの偽共有が発生してしまったりする場合は、かえって並列化のためのデータ分割処理やスレッドの起動および待ち合わせといった準備にかかるオーバーヘッドなどのほうがかさんでしまい、結果として逐次実行した場合よりも低速になるということもありえる。