モスクワの南東トゥーラ近くから始まり、最初は南東のヴォロネジへ向けて流れ、南西へと向かい、約1,950kmを流れアゾフ海北東部のタガンログ湾へ注ぐ。川沿いに主要都市ロストフ・ナ・ドヌとアゾフがある。最東端はヴォルガ川と接近しており、ドン＝ヴォルガ運河（全長 105km）によって結ばれている。
岡安 (1952, p. 90)は、ペルーでは1945年8月15日以降、勝ち組と負け組の対立が起こり、1952年3-5月に岡安が現地を訪問したときにも、ペルーの在留日本人7,000-10,000人の中に勝ち組の人がなお700-800人残っていて、ペルーを訪問した岡安のもとへ勝ち組の人が面会に来たが、事情を説明しても日本が負けたことに納得しない人もいた、と報告している。同書では、勝ち組が生まれた原因として、終戦の頃、上海方面から、主としてユダヤ人が日本紙幣の売込みに来て、日本紙幣を買わせるために当時の大本営発表を誇張して日本が勝利するかのように伝え、日本の軍艦が日系人を迎えにやって来るなど吹聴したことを挙げている。勝ち組の人々は、紀元節を祝い教育勅語を読むなど戦前のままの思想・教育を続けており、ペルー政府からも懸念されていたという。
長 志珠絵（おさ しずえ、1962年10月 - ）は、日本の歴史学者。神戸大学国際文化学部研究科教授。専門は日本近代史（思想史・家族史）。立命館大学文学部史学科日本史学専攻卒業。岡山大学大学院文学研究科史学専攻修了。1991年立命館大学大学院文学研究科博士課程後期課程史学専攻日本史専修単位取得退学、姫路日ノ本短期大学講師、94年立命館大学専任講師。1997年「近代日本と「国語」ナショナリズム」で立命館大学博士（文学）。1998年神戸市外国語大学外国語学部助教授を経て現職。
1871年、アンドラーシ通りの建設前、周囲に建物犇く中、この地は大きな空地であった。翌1872年から1873年にかけてアンドラーシ通りの建設が行われると、四つの大きな折衷様式の建物が交差点を囲むように、スカルニツキー・アンタルによって作られた。この交差点で再び重大な工事が1894年から1896年にかけて行われ、この工事によりブダペスト地下鉄1号線（M1）が作られた。その後、オクトゴンは1936年にムッソリーニ広場に改名され、1945年に11月7日広場（1917年11月7日にロシア革命があった事から）に改名された。そして1990年に現在の名称に戻った。
この交差点はブダペスト有数の重要な交差点であり、その名称は八角形の見た目である事に由来している。オクトゴンの地下にはブダペスト地下鉄1号線がアンドラーシ通り沿いに走っており、交差点の下にはオクトゴン駅が存在している。また、コンドル・ヴィルモスの2012年に発表した小説、ブダペスト・ノエルではオクトゴン及びその周辺の有名な喫茶店が重要な役割を担っている。
ラジオ大阪：2004年7月4日～2004年12月26日、日曜深夜26:00～26:30（月曜2:00～2:30）、全26回、最終回は60分スペシャル再配信：「TE-A room」、「音泉」にて地上波放送後の火曜日に配信。
SystemVerilog は表明記述言語を内包しており、Property Specification Language に似ている。表明は、各時点での設計上の特性を照合するのに使う。SystemVerilog の表明は sequence（シーケンス）と property（属性）から構成される。属性はシーケンスの上位概念であり、シーケンスは属性としても扱うことが可能である。ただし、それが必ずしも有益というわけではない。シーケンスには、時相演算子を使ったブーリアンの式を指定する。最も単純な時相演算子 ## は連結を意味する:sequence S1;@(posedge clk)req ##1 gnt;endsequenceこのシーケンスでは、gnt 信号が req 信号が High となった1クロック後に High となることを表明している。このようにシーケンス型の表明は常にクロックと同期している。これ以外にも様々な時相演算子がある。これらを使うとコンポーネント間の設計上の複雑な関係を表現することができる。1つの表明は、あるシーケンスや属性の状態を連続的に監視し、表明に記述したことに反する動作をするとエラーとなる。上記のシーケンスは req が Low であった場合に失敗する。gnt に続いて req が High になるということを正確に表現するには属性表明が必要となる:property req_gnt;@(posedge clk)req |=> gnt;endpropertyassert_req_gnt: assert property (req_gnt) else $error("req not followed by gnt.");この例では含意演算子 |=> を使っている。含意の左辺は antecedent（先行事項）と呼ばれ、右辺は consequent（結果事項）と呼ぶ。含意の評価は、まず先行事項を繰り返し評価することから開始する。先行事項が成功すると、結果事項を評価する。表明全体として成功するかどうかは結果事項の評価結果に依存する。この例では結果事項は req が High になるまで評価せず、gnt がその1クロック後にHighにならない場合にこの属性表明に失敗する。表明のほかに、SystemVerilog は属性の「仮定; assumptions」と「カバレッジ; coverage」に対応している。仮定とは、形式論理証明ツールで必ず真となる条件を記述するものである。表明は真であることが証明されなければならない属性を指定する。シミュレーションでは、表明と仮定は並行して検査する。属性のカバレッジは、表明が正確に設計を監視しているかどうかを検証するためのものである。