1719年ジャコバイト蜂起ではマリシャル伯爵とともに戦ったが、6月10日のグレン・シールの戦いで重傷を負い、西部諸島に逃げたのちフランスに再び逃亡した。シーフォースは財産が没収されたにもかかわらず、その支持者が彼に家賃を払い続け、政府への支払いを拒否した。1725年に武装解除法が成立すると、シーフォースは支持者に武器を放棄し、以降政府に家賃を支払う代償として滞納金を免除するよう助言した。スコットランド総指揮官ジョージ・ウェイドはそれに同意したばかりか、影響力を行使してシーフォースの恩赦を口利きした。ウェイ度によるシーフォースの恩赦提案はアーガイル公爵に強く反対されたが、成功を収め、シーフォースは1726年6月12日の勅許により公権喪失が解かれた（財産没収は維持）。1740年1月8日、ルイス島で死去、同地の教会に埋葬された。
1715年、マー伯爵ジョン・アースキンがブレイマーで挙兵した会議に参加した後、10月にスコットランド氏族の兵士3千人を率いてパースでマー伯爵と合流した。サザーランド伯爵はシーフォースの進軍を止めようとしたが、サザーランドは攻撃を受けると撤退した。シーフォースは南進を続け、シェリフミュアの戦いに参戦した。戦後、北方諸郡の軍指揮官に任命された。インヴァネスが第11代ラヴァト卿サイモン・フレイザーに占領されたが、シーフォースはその回復を試みて北上した。途中でアレクサンダー・ゴードンが加勢したものの、多勢に無勢でサザーランド伯爵に降伏せざるを得なかった。直後、シーフォースはルイス島で支持者を集めようとしたが、政府軍が派遣されてきたため、ロス＝シャーに逃げ、さらにフランス王国に逃亡して1716年2月にサン＝ジェルマン＝アン＝レーに到着した。5月7日、グレートブリテン議会はシーフォースの公権喪失と財産没収を議決した。
初代K8コア搭載モデルでのAthlon MPからの主な改良点は、メモリコントローラーの内蔵と、AMD64というx86命令を64ビット拡張した命令の実装の2点である。このAMD64では、ストリーミングSIMD拡張命令2 (SSE2) 相当のマルチメディア拡張命令も標準でサポートされ、後のモデルでは同3 (SSE3) も追加実装されている。マイクロアーキテクチャーの改良も行われていて、フロントエンドでは分岐予測の改良を行っており、ローカル分岐予測については、命令キャッシュに組み込まれたBranch-Selectorを用いて行う。グローバル分岐予測器については、K7の4倍とも云われる、16K-entryの分岐履歴を保持できる。ただし、分岐先ターゲットバッファ(BTB)はK7と同じ数である。命令パイプラインにも改良が入っており、デコーダについては、2分割命令まではダイレクトパスデコーダで扱えるように改良しており（K7ではダイレクトパスデコーダで扱えるのは分割しない命令のみで、2分割命令以上はすべてベクタデコーダで処理していた）、3分割命令以上がベクタデコーダでの処理となっている。スケジューラーでは新たに"Pack"ステージを設けMACRO-OPのレーン切り替えを行っているようである(K7ではプリデコーダーが命令を投入するデコーダーを決定する段階で実行パイプラインのレーンが決まり、後の変更はされない)。(リザベーションステーション)RSは3つに分かれており、それぞれのRSは8エントリー持ち、合計24エントリーのMACRO-OPを保持する。RSにはALUとAGUが対になって接続され、それが3本束ねられた状態と言える。RSは1サイクルあたりで1entryのMACRO-OPを発行できる。つまり、ALUとAGUがMACRO-OP化されている状態のみ同時発行できるということだ。同じRSの異なるentryから、並列度を抽出してALUとAGPそれぞれへmicro-opの同時発行が出来ないので、6 micro-opが自由に発行可能という事ではない。ALUを使うmicro-opと、AGUを使うmicro-OPがMACRO-OPされていないと、パイプライン1本あたり1サイクルでALUかAGUどちらか1 つの発行になるため、合計3 micro-op発行が上限になる。異なるRSから、異なるRSに繋がれているALUとAGUに発行するのはもちろん無理だ。その他、スケジューラエントリーの増加、物理レジスター数の増加、TLBエントリー増加なども行われている。Athlon･AthlonXP/Duron･Sempronなどといった旧来のプロセッサは、集積度や歩留まりの問題などから、メモリコントローラー機能をチップセットに持たせていた。この構成ではチップセットを介することでメモリアクセス時のレイテンシが増え、キャッシュがヒットしていない状況ではCPU側の内部処理がアイドリング状態となりやすいなど、メモリアクセスに伴うオーバーヘッドが大きいという問題がある。そのため、チップセットのメモリコントローラーの処理能力がそのままCPUの処理能力のボトルネックとなっていた。そこで、AMDはOpteron、Athlon 64ともにメモリコントローラーをCPUに内蔵することで、「CPU→チップセット→メモリ→チップセット→CPU」となっていた経路を「CPU→メモリ→CPU」と短縮し、CPUのメモリ読み込み要求からデータ受け取りまでのレイテンシを大幅に低減させた。これは分岐予測の効きにくい、処理の複雑なアルゴリズムを持つアプリケーションや、アクセス回数の少ないデータをメモリ上で大量に取り扱うようなアプリケーションに絶大な効果をもたらす。またこの方式はアプリケーション側でソフトウェア修正などの対応を特に必要としないため、古いアプリケーションも新しいアプリケーションもメモリアクセスの頻度に応じて大きく高速化させることが可能である。一方、安全性の確保のため、CPUとメモリの組み合わせによっては、CPU内部動作周波数の逓倍率の関係から、メモリの動作周波数がSPDなどメモリモジュール側で規定される定格動作周波数よりも低くなってしまうことがあり、メモリ規格の変更がCPUソケット規格やCPUコアそのものの設計変更を必要とするという問題もあった。また、チップセットにGPUが内蔵された、いわゆるオンボードGPUのケースでは、GPU→メモリ→GPUという経路からGPU→CPU→メモリ→CPU→GPUとなり、メモリコントローラがチップセット側からCPU側に移動した場合にオンボードGPU性能の低下がみられる点には留意すべきだろう。