石川県から上京後、当初はパチンコ必勝ガイドの対決コーナーに読者代表として登場していたが、その後アルバイトとして編集部に入社。末井がパチスロ必勝ガイドを創刊した際、編集部の中で酒井以外にパチスロに詳しい人間がいなかったことからパチスロ必勝ガイドの所属となり、副編集長に就任。ペンネームは本名の酒井に期待の新人の意味を込めたルーキーを組み合わせたもので、名付け親は末井昭である。パチスロ必勝ガイド副編集長として現在もパチスロ必勝ガイドの名物企画である『91時間バトル』を企画立案、成立した小役を虫に見立て、根こそぎ退治（回収）するという意味を持つ『DDT打法』を命名（詳しくは小役回収打法を参照）するなど辣腕を振るう一方、ライターの発掘にも力を入れた。ガル憎、木村魚拓、ういち、ドラゴン広石などの有名ライターは酒井が在籍中にスカウトし白夜書房に入社している。特にガル憎に関しては、一読者であったガル憎の読者投稿を気に入った酒井がハガキを元に本人を特定、職場に沖ヒカル（当時はグレハニスト内池）を派遣し編集部まで連れて来させるほどの熱の入れようであった。その沖ヒカルもまた、酒井から薫陶を受けた一人であり、酒井が白夜書房退社時に末井からの慰留に対して、自身の後任として沖を推挙している。1996年、自身の編集プロダクションを設立し『激爆パチスロ王』（立風書房）創刊。かつてパチスロ必勝ガイドのスタッフであったシモデッチ下出、どばどば浩二らも合流し、古巣で培ったノウハウと企画力で人気を博した。1999年末、『必勝パチスロ虎の巻』創刊のため編集プロダクションごと離脱。2000年、『必勝パチスロ虎の巻』（マガジン・マガジン）創刊。創刊初期から月2回刊行（虎の巻･虎の巻SP）体制で、既に同体制を敷いていた大手攻略誌と競合。しかし、多数の制作スタッフによる（古巣である）立風書房との二重契約問題が起因となりスタッフの大量離脱へと発展。そのため、虎の巻SPの休刊（事実上、月刊誌への軌道修正）を余儀なくされた事で、とりわけ速報性の面で遅れをとるようになり、競合から脱落。2008年6月号（4月29日発売）をもって休刊となった。必勝パチスロ虎の巻休刊後、酒井はCSのパチスロ番組に出演したり、自ら番組を企画するようになる。2009年にはフジテレビと『回胴式遊技機。〜勝利するメダリスト〜』の企画に携わる。番組はフジテレビCS放送フジテレビNEXTで放送され、酒井自身も番組の最終回に出演した。また2013年に開催された第1回日本回胴王決定戦においては予選の筆記問題を作成するなど幅広い活躍を行っている。
最初のハードウェア記述言語は、カーネギーメロン大学の「ISP」、カイザースラウテルン大学の「KARL」である。この二つの言語は1977年にほぼ同時に開発された。ISP はよりプログラミング言語的で、設計上の入力と出力の関係を記述する方式であった。ISP は設計のシミュレーションには使えるが、回路を生成することはできなかった。KARL は大規模集積回路の回路配置が記述可能な機能も持っていた。回路配置の記述機能は関連する対話型グラフィカル言語 ABL にもあった。1980年代初期にABLを使ったVLSI設計エディタをトリノの通信研究センター CSELT で開発している。1980年代中ごろ、欧州連合の委員会が出資した国際コンソーシアムが KARL と ABL を中心としたVLSI設計フレームワークを実装した。1983年、Data-I/O が ABEL を発表した。これはプログラム可能な論理回路を対象としたもので、主に有限状態機械の設計に使った。他に、日本で開発されたSFLがある。最初の現代的意味でのハードウェア記述言語である Verilog は、1985年、ゲートウェイ・デザイン・オートメーション社が開発した。ケイデンス・デザイン・システムズがその権利を取得して Verilog-XL というシミュレータを開発し、これがその後約10年間で事実上の標準となった。1987年、アメリカ国防総省の要求で Ada 言語の流れを汲む VHDL を開発した。これらハードウェア記述言語とシミュレータによって、技術者はより抽象化されたレベルで設計が可能となり、回路規模も数百トランジスタから数千トランジスタへと拡大していった。ハードウェア記述言語で記述されたプログラムから論理合成できるシステムが登場し、ハードウェア記述言語はデジタル設計の表舞台に立つようになった。合成ツールはハードウェア記述言語でRTLを記述したソースファイルをコンパイルし、製造可能な論理ゲートやトランジスタのネットリスト記述を生成する。当初のシステムでは、合成可能なRTLファイルを書くには熟練を要した。RTLで合成したネットリストは、従来の設計に比べるとサイズが大きく、性能も悪いことが多かった。熟練技術者による回路図による設計は、論理合成した同等の回路設計よりも常に優れていたが、論理合成の生産性の良さから、RTL合成が不得手としていた高速低電力な回路や非同期回路でもハードウェア記述言語が採用されていった。論理合成は、単にハードウェア記述言語をデジタル設計の中心に押し出しただけでなく、それ自体がデジタル回路設計のための画期的技術であった。回路図による設計とRTLによる設計は、プログラミング言語におけるアセンブリ言語による設計とC言語による設計の関係に似ている。IEEEが VHDL と Verilog HDL を標準化したこともあり、VHDL と Verilog HDL は電子産業では事実上の標準となり、それら以外のハードウェア記述言語はあまり使われなくなっていった。しかし、VHDL と Verilog HDL には共通の弱点がある。どちらもアナログ回路やアナログとデジタルの混在した回路のシミュレーションが苦手であり、再帰的な論理構造を記述できない。そのような VHDL と Verilog HDL の弱点を克服するハードウェア記述言語もいくつか登場したが、VHDL や Verilog HDL を置換するには至っていない。ハードウェア記述言語の改善は長年に渡っている。Verilog HDL から派生した SystemVerilog では、様々な新機能がある。VHDL の最新版でも SystemVerilog の拡張と同等の機能を持たせるよう開発が進んでいる。今後も VHDL と Verilog HDL の改良は続くという予測がある。