分类：电脑/网络-程序设计
问题：什么是综合？是否任何符合语法的VerilogHDL程序都可以综合? 
什么是综合？是否任何符合的Verilog HDL程序都可以综合？
回答：Verilog HDL程序不可综合 就是用来写testbench的 而testbench的意义是很重要的，没有他你根本无法验证你的程序逻辑是否正确