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回答：阶段数字信号的测量和调整使用随意抽样技术Rashed Zafar Bhatti EE- 系统部门南加州大学德拉瑞码头, CA-90292, 美国bhatti@  Monty Denneau IBM T.J. 华森研究中心Yorktown 高度, NY 10598 denneau@  杰夫・Draper 情报学设立南加州大学德拉瑞码头, CA-90292, 美国draper@  抽象这篇文章介绍技术测量和ust 相对阶段在芯片高速数字信号使用推理统计一个随意抽样技术。提出的技术应用于计时的不确定性缓和在一个数字系统的信号被提出为例; 相对阶段信息使用使时间反称性减到最小。提出的电路随机同时夺取thesignals 状态在测量瞬时时间之下和会集大样品数据估计相对阶段在信号之间。由仔细地预谋样本大小, 结果的准确性和信心可能被设置对水平一样高正如渴望。相对阶段的准确地感觉的价值使更正电路减少最大更正错误, 比一半最大延迟决议单位可利用为调整。一个纯净的标准细胞根据了减少整体设计时间和电路复杂的电路设计方法被使用。提出的电路的测试结果体现一种非常接近的交互作用对被模仿的和理论上期望的结果。随意抽样单位(RSU) 电路提议为阶段测量在本文里占领3350 (?m)2 区域在130nm 技术, 是数量级小比什么必需为它的模式等值在同样技术。I 。介绍相对阶段数字信号的测量和调整埋置了深在芯片里面变得极端重大为正确功能或某些系统优选的表现。在数据电路和系统时钟对数据交互作用的重要性被扩大化, 并且最大时间边际可能只由排列达到时钟的夺取的边缘在有些点在数据眼睛。这可能达到通过夺取的时钟的相对阶段的调整谈到数据。同样在serializer deserializer (SERDES) 技术, 时钟的多个阶段使用发射和夺取数据在SERDES 。时间不确定性在数据信号系统主要被分类作为反称性和焦虑[ 2 ] 。不确定性由于被配错的线长, 处理变异和别针parasitics, 等, 一般是时间invariants 为系统在指定的操作条件和一起被编组叫"歪曲" 。同步开环系统容忍反称性在表现的费用, 即, 由低频率操作, 但是活跃闭合回路系统商业区为表现获取由使用阶段被锁使成环(PLLs) 或延迟被锁的圈(DLLs) 。活跃闭环歪曲报偿的基本思想是确切地减少同样多反称性象必要。它重要注意到, 如果系统的操作条件不是时间变化, 它不会要求频繁调整和快速的锁的机制补偿反称性。在我们以前的工作[ 3 ], 我们使用一个统计随意抽样技术观察和调整在芯片数字信号的使用率。在本文里我们显示怎么想法提议[ 3 ] 可能由观察扩大同时观察多个信号谈到彼此他们的相对阶段。被观察的信息然后使用使时间反称性减到最小在操作条件频繁地不改变的系统。我们并且显示怎么随意抽样观察的样本大小可能被预谋达到高准确性和信心被测量的结果。本文的剩余被组织如下。部分II 谈论一些常规方式应付附属的问题。映射统计估计理论使用随意抽样逐步采用数字信号的测量被解释在部分III 。随后部分提供电路水平实施细节与一次简要的讨论一起在任意时钟世代。部分v 显示实验性和测试结果, 和部分VI 结束本文。II 。以前的工作阶段测量和侦查是一个经典VLSI 和ASIC 设计问题。阶段探测器(PD) 并且Phase/Frequency 探测器(PFD) 是常用在阶段被锁的圈和延迟锁着的圈[ 6-8 ] 。在典型的延迟被锁的圈(DLL), 阶段探测器发信号圈控制电路对增量, 减退或停止圈延迟调整。同样, 在一条典型的PLL 电路, 一部电压控制振荡器的产品的相对阶段(VCO) 谈到参考信号由PFD 测量和使用作为反馈调整VCO's 产品。Soliman, 等[ 5 ] 被探索PDs 和PFDs 设计空间和被分类他们谈到他们的功能和实施透视。设计范围阶段测量和侦查电路可能并且被划分谈到电路家庭: (1) 类似物, (2) 混杂信号和(3) 纯净的数字式。本文介绍一种标准细胞基于的纯净的数字式方法准确地测量相对阶段根据一个独特的数字信号观察技术, 使设计实际便携式对任一过程或技术。III. 理论框架工作提出的阶段measurment 设计使用随意抽样技术观察相对阶段同样频率的二个信号。信号的状态同时被夺取在这个任意时钟边缘。任意时钟的边缘发生被承担是完全地独立信号在阶段测量之下; 因而, 它可能夺取所有信号的部份以相等的可能性。如果二个信号有同样频率并且你带领其他以某一未知的阶段区别, 有四个分明地区依照被显示在图1 。测量阶段区别我们估计对应于同时被夺取的价值"10" 的二个信号"区域A 的" 的长度。定义p 作为"区域A 的" 比与周期Tcycle 即p=tA/Tcycle, 和一次唯一试验作为可能采取四分明价值10, 11, 01 和00 对应于四个地区被显示在图1 二个信号的一个同时被夺取的状态, 夺取逻辑状态的可能性"10" 在一次唯一试验与p 会是相等的。现在让X 是次数"10" 被夺取在任意时钟的边缘在n 试验样品。从法律[ 大数字1 ] 我们有: = p n 的价值是被保留的上流, 可能被设置获得某一准确性和信心被观察的结果。P=X/n 是的次数的被观察的比例状态"10" 被夺取在n 试验样品。这个比例的可能性发行可能严密接近以高斯发行, 手段是?P=p 并且标准偏差(标准误差) 是[ 1 ] 。信心极限为p 由以下等式给: p = P . = P . = P (2) . zc 是代表极限在之内区域在响铃之下塑造高斯发行曲线与信心间隔时间是相等的重要价值的地方, 亦称信心。价值. 为Adesired 信心间隔时间CI 可能被发现并且它的价值频繁地被制成表在文学里。它被显示了在[ 3 ] 那为信心极限等式(2) 可能被减少根据P 和到发现tu 图1 n 的大价值。二个信号在相对阶段测量之下样本大小n 对应于某一信心和可能的被观察的错误?=(p P) 象随后而来: ?3? bserved P 的价值能现在被映射对相对阶段使用等式以某一信心和错误水平。它是显然的从等式, n 有与准确性的二次方联系。图2 显示样本大小的联系以渴望的信心和能忍受的错误水平为对应于n) 的最大值的p=0.5 (。log2 标度表示法如所描述被使用直接地确定二进制计数器的最宜的大小需要为电路实施在随后部分。IV. 设计观念和实施信号大会的结构图被显示在图3 解释提出的技术的设计观念, 阶段测量和调整通过随意抽样被使用为安置时钟夺取的边缘的一个典型的问题在被接受的数据标志的眼睛中部。电路使用一条可编程序的延迟线在接收器边在时钟的道路调整它的采样边缘在一个渴望的阶段谈到数据被抽样。在时钟期间对数据对准线步, 已知的频率(时钟的样式在这种情况下) 被送在数据和时钟线。随意抽样单位夺取数据的状态并且时钟同时排行在一个任意时钟的边缘。随意抽样单位纪录观察的一个必需的数字测量阶段区别在信号之间接受了通过?u 图2 。样本大小对信心(在p=0.5) 。 二个道路。控制单元使用阶段区别信息和设置延迟线的轻拍调整时钟的阶段谈到数据行提供最大容忍反对时间不确定性由使时间反称性减到最小在二个道路。A. 随意抽样单位(RSU)Theoretically 随意抽样单位(RSU) 简单地包括啪嗒啪嗒的响声被计时与一个任意时钟(参见巴拉"C") 。这样采样电路的实用实施要求仔细处理metastability 问题snce 锁上的记数器的时钟并且输入信号也许同时交换。记数器产品能安定入未定义的区域两者都不逻辑高亦不逻辑低落。缓和这个问题几种解答存在在文本[ 9].Maggioni 等使用了样品和举行与比较器[ 4 ] 。保持电路便携式和纯净地数字式我们使用使用落下的啪嗒啪嗒的响声demetastabilize 输入信号的被抽样的价值由提供它足够时间安定对稳定的价值的一种简单的方法在它由其它逻辑消耗之前。随意抽样单位的实施结构图被显示在图4, 它包括二个事件柜台。在任一控制信号"样品的" 转折, "逆1" 被装载与"渴望了样本大小(n)" 并且"逆2" 被重新设置。在任意时钟的每个活跃边缘, "逆1" decremented, 但是"逆2" 被增加只当被夺取的状态与"地区代码" 匹配, 即, 为区域A, 地区代码= "10" 。当"逆1" 减少量到零, 进一步采样被停止和"逆2" 读计算二个输入信号的阶段区别。柜台的大小被使用取决于必需的准确性和信心。我们的设计探险空间表示, 一个设计以16 位柜台能被实施在一个普通的区域(1745 个细胞之内大小0.4?m x 4.8?m 在IBM Cu 11, 130nm 技术) 并且提供99% 准确性以99.9999% 信心。使更正过程更加快速, courser 测量可能完成在起点与更小的大小的样品, 并且更加准确的测量可能进行与大型样品往更正过程的结束。B. 阶段更正错误时间焦虑在信号由于电源噪声被定义是零个卑鄙随机变量[ 2 ] 。错误导致在阶段测量由于焦虑在信号在测量之下达到平均数到零为大型样品, 由于它的零个手段特征。高测量准确性可达成通过提出的随意抽样技术使能控制单元对selectthe 使阶段更正错误减到最小由于最大延迟调整决议的量子化作用可能通过被使用的延迟线的延迟线轻拍。为例, 考虑要求36. 阶段调整消灭反称性和达到最大时间边际的一个500 兆赫系统。延迟?u 图3 的最大延迟决议。数字系统以闭合回路信号大会线在目标技术是33ps. 时钟应该由400ps 理想地延迟, 但近似值可能由选择达到12 或产生396ps 并且429ps 延迟的第13 轻拍, 各自地。准确阶段测量使控制单元选择第12 轻拍保留更正错误对4ps 代替29ps. C. Random 任意时钟是提出的技术的最重要的组分的当中一个的Clock 。任意时钟理论上是边缘一致地分布了发生可能性谈到信号在观察之下的信号, 以便所有信号的部份可能被观察以相等的可能性, 如此做唯一观察Bernoulli 试验。虽然非常任意时钟可能引起使用在芯片基于纷乱的高质量巡回象混乱摆动器[ 10,11 ] 象被建议[ 3 ], 提出的阶段测量电路的实施不一定要求这样资源重在芯片任意时钟发生器。集成在芯片任意时钟发生器我们依照被建议依照被显示使用一种纯净的数字式设计方法[ 4 ], 在图5 。一台线性反馈移位寄存器(LFSR) 被使用引起冒充的随机号, 控制圆环摆动器的长度。一台圆环摆动器的反复无常的关于行为的特征与一个伪随机数字一起由LFSR 引起生产可能被使用哺养RSU 为阶段测量的一个任意时钟。因为速度(平均频率) 的任意时钟没有直接对测量结果的准确性有影响, 这给其它维度灵活性在任意时钟摆动器设计。?u 图4 。随意抽样单位(RSU)for 相对阶段测量。?u 图5 。数字式任意时钟摆动器。v 。提出的技术的实验性设定和结果功能证明完成通过岗位设计的综合模仿被瞄准对IBM Cu 11 (130nm) 技术。模仿 nches 使用一致地分布的随机号引起一个任意时钟作为刺激为被综合的netlist 。确认想法为物理设计, RSU 与联合任意时钟发生器一起被显示在图5 被综合和被端起了对Xilinx FPGA 。二个周期性信号以等级的频率100MHz, 其中之一被延迟使用digitally-controlled 延迟线, 被使用了对试验阶段测量RSU 准确性和一贯性。实验广泛的系列执行了因为准确性和信心的各种组合以输入信号在不同的相对阶段设置。相对阶段价值测量了与RSU 在这些实验被比较反对同样被观察通过一台数字式示波器。由于空间限制唯一结果为信号在90. 被显示。90. 阶段区别结果被选择因为在一个典型的双重数据速率数字式信号系统, 时钟对数据调整被保留在90. 为最大时间边际。而且, 期望的错误水平是nearlyat 它的最大值当观察二个信号在90. 阶段区别对任一被测量的样本大小和信心。图6 显示最大被观察的错误在100 个实验跑为各套参量在信号在90. 阶段区别。结果正常化对期望的错误为各个案件以便美好级细节能对所有案件被观察在图表被显示。被观察的错误越来越少的趋向以增加的信心是增加的样本大小的后果。结果显示那 图6 。最大值观察错误被期望的错误正常化被观察的错误总是在期望的错误内极限并且提出的技术是相等地合法的在不同的准确性设置。VI. 结论本文介绍一个独特的想法为高速数字式VLSI 信号观察和操作由感觉相对阶段多个信号。使用被预谋的参量, 改进的测量准确性和大范围测量可能被获得。计量误差由于焦虑由焦虑的零的卑鄙任意特征取消。调整电路的最大阶段更正错误被减少到一半一条延迟线的最大延迟决议没有介入任何个资源重的模式组分或风俗被设计的数字式组分。电路纯净地被实施以标准细胞, 使它极端适当为系统在芯片(SoC) 应用因为是设计时间高效率和便携式对任一过程或技术。高速度信号观察的理论和测量使用rando 采样技术提议在本文里是不仅好的为数字式VLSI 电路和系统, 但它可能延伸到科学其它领域和工程学象仪器工作, 功率电子学和工业控制, 等。参考[ 1 ] M. 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