퀄리타스반도체 반기보고서 (2025.06)
6. 주요계약 및 연구개발활동

가. 경영상의 주요계약 현재 당사의 재무상태에 중요한 영향을 미치는 비경상적인 주요계약은 없습니다. 나. 연구개발 활동 (1) 연구개발활동의 개요당사는 초고속 인터커넥트를 위한 인터페이스 IP 제품을 개발하고 SoC고객에게 라이센싱하는 사업을 영위하고 하고 있습니다. 개발하고 있는 인터페이스 IP의 종류는 MIPI PHY, 디스플레이 칩셋 PHY, PCIe PHY, UCIe PHY 등이 있습니다. 이와 같은 PHY IP들은 통상의 ASIC 설계과정에서 사용되는 표준화된 gate cell (standard cell) 이 아닌 full custom 설계과정을 거치므로, 통상 foundry와 공정에 맞게 개별 개발, 구현됩니다. 그러므로 개발된 PHY를 다른 공정에 porting하는 등 보유하고 있는 지적자산을 재활용하는 것이 생산성 향상의 비결이며, 당사는 이러한 사업적 특징을 잘 이해하고 체계적이며 표준화된 개발 flow를 정비하고 단계별 산출물을 엄격히 관리하는 등, 높은 수준의 기술개발 뿐 아니라 사업적 효율을 높이는데 기여할 수 있도록 연구개발 관련된 여러 노하우와 지식을 축적해 나가고 있습니다.최근에는 앞으로 수요가 급격히 증가할 것으로 예상되는 PCIe gen6 PHY IP의 시제품 개발을 완료하였습니다. 앞으로 AI 및 HPC영역에서 중요한 역할을 할 것으로 기대되는 UCIe PHY IP 첫번째 test chip 설계를 완료하고 제작을 진행중입니다. 당사가 서비스하는 IP와 함께 사용할 수 있는 controller IP를 제품화 하는 등 연구개발의 범위를 넓혀가고 있습니다.앞으로 차량용 반도체 개발에는 필수적으로 여겨지는 ISO26262 관련된 인증활동을 진행하고 있으며, 당사의 연구개발프로세스에 대한 최고등급의 인증 (ASIL-D) 를 시작으로 주요제품을 중심으로 제품별 인증을 확보하는 계획을 진행하고 있습니다. 이를 위해 ISO26262 관련 전담 인원을 선발하고 관련 자격증을 취득하는 등, 앞선 기술력에 어울리는 높은 신뢰성을 가진 IP를 확보하기 위해 노력하고 있습니다. (2) 연구개발 조직 당사는 분야별로 3개의 IP 개발실을 보유하고 있으며, IP 포트폴리오를 확대하기 위해 SERDES IP, Chiplet IP, MIPI PHY IP 및 컨트롤러 IP, 디스플레이용 인터페이스 IP 등의 분야에서 공정 다변화, 최신 규격구현, 성능 개선 등에 대한 연구개발을 적극 수행하고 있습니다. 또한 순수 개발조직 외 개발된 IP에 대한 여러가지 검증업무와 신뢰성 관련 인증획득을 진행하는 검증개발실과 정부 R, 개발 프로젝트 기획, 지적재산권 관리 및 사내 SW 시스템을 구축하고 기획하는 CTO실을 보유하고 있습니다.

팀	주요 개발 제품	담당업무 및 역할

제1개발실	- MIPI PHY IP- 디스플레이 칩셋 인터페이스 IP- MSS PHY IP	- MIPI PHY IP 개발- eDP PHY IP개발- Intra-Panel Interface TX PHY 개발- 타 개발실 디지털 로직과의 통합 및 제품화- Layout 담당- 고객 deliverable 검수, 전달 및 이력관리- 반도체 IP 기술지원 전반

제2개발실	- PCIe 4.06.0 PHY- 100G SERDES PHY- UCIe PHY	- Legacy PCIe PHY IP 개발 (~gen4)- PAM4 signaling을 지원하는 PCIe gen6/7 PHY IP 개발- PAM4 DSP 100G SERDES PHY 개발- UCIe PHY IP 개발

제3개발실	- TCON용 intra-panel Interface Tx IP- TCON용 eDP v1.5b HBR3급 Rx IP- VESA 표준 Video CODEC IP- MIPI C/D PHY IP- MIPI DSI Tx Link Layer- mipi CSI Rx Link Layer- Chiplet 표준 UCIe Advanced IP- Multi Standard Serial Interface IP	- Intra Panel interface TX PHY Digital 회로 설계 및 검증- eDP V1.5b RX PHY Digital 회로 설계 및 검증- DSC v1.2b Encoder, Decoder 회로 설계 및 검증- mipi C/D PHY Digital 회로 설계 및 검증- mipi DSI Tx / Rx Link 회로 설계 및 검증- mipi CSI Rx Link 회로 설계 및 검증- UCIe Advanced PHY Digital 및 Adapter 회로 설계 및 검증- Serial Interface Digital ( PMA, PCS ) 회로 설계 및 검증

검증지원실	- IP evaluation board- FPGA evaluation board- AOC 모듈	- IP의 silicon validation을 위한 testchip PKG- Testchip 평가보드 및 FPGA 보드의 개발- 평가환경 및 채널의 SIPI 측정 분석- CTS, 신뢰성을 포함하는 IP의 검증평가- AOC 모듈 개발

CTO실	-	- 정부R 및 개발 프로젝트 기획, 운영- 지식재산권(특허권, 상표권) 관리- 개발제품 장비 및 자산 구매 관리- 내부 기술, IT 보안 관리- 보안 점검 및 전사 보안교육 기획 운영- 개발 인프라(개발서버, EDA 라이선스 Tool) 운영 관리- 서버 인프라(사내 네트웍, 서버실, 도메인환경) 운영 관리- 사내 SW 시스템 기획, 구축

(3) 연구개발 비용당사는 고부가가치 IP 개발을 위한 경쟁 우위 확보를 위해 매년 매출액의 상당 부분을 연구개발비로 지출하고 있습니다. 당사의 최근 3개년 연구개발비용 및 매출액 대비 비중은 아래와 같습니다.

[ 경상연구개발비/ 매출액 비중(%) ]

(단위 : 백만원, %)

과 목	2025년반기(제9기)	2024년
(제8기)	2023년
(제7기)	비 고

연구개발비용 계	11,778	19,218	16,162	-

매출액	2,795	6,075	10,775	-

(정부보조금)	(840)	(2,790)	(4,211)	-

연구개발비 / 매출액 비율
[연구개발비용계÷당기매출액×100]	421.40	316.35	150.00	-

(4) 연구개발 실적1) 자체 개발 과제

당사의 자체 개발과제 현황은 다음과 같습니다.

IP 구분	IP명	공정	사업화 현황

MIPI	D-PHY TX / RX PHY	5nm, 4nm, 2nm	판매중

14nm	개발중

C/D-PHY COMBO TX /RX PHY	14m	계획중

5nm,4nm,2nm	판매중

DSI-2 ver 1.1 Tx Controller (DPHY Interface)	-	판매중

DSI-2 ver 1.1 Rx Controller (DPHY Interface)	-	판매중

CSI-2 ver2.0 Rx Controller	-	판매중

CSI Rx Controller(Multi Video Stream)	-	개발중

DSI Tx Controller(D/C PHY Combo)	-	개발중

DSI RX Controller(D/C PHY Combo)	-	개발중

SLVS-EC	SLVS-EC RX PHY	14nm	판매중

8nm, 5nm	계획중

4nm	개발중

TCON Interface	DP / eDP TX PHY	5nm	계획중

4nm	개발중

DP / eDP RX PHY	14nm	판매중

8nm, 5nm	계획중

4nm	개발중

Intra-Panel Interface	Intra-Panel Interface TX PHY	28nm, 14nm, 8nm	판매중

5nm	계획중

4nm	개발중

HSSTP	HSSTP PHY	14nm, 8nm	계획중

5nm	판매중

4nm	개발중

MSS	MSS PHY IP(20G SERDES)	14nm, 8nm, 5nm	계획중

4nm	개발중

PCIe 4.0 PHY(MSS)	14nm, 8nm, 5nm	계획중

4nm	개발중

MSS Tx PCS Layer	-	개발중

MSS RX PCS Layer	-	개발중

PCIe	PCIe 5.0 PHY	8nm	계획중

5nm	판매중

4nm	개발중

2nm	계획중

PCIe 6.0 PHY	8nm	계획중

5nm	판매중

4nm	판매중

2nm	계획중

PCIe 7.0 PHY	8nm, 4nm	계획중

Ethernet	100G SERDES PHY	14nm	판매중

8nm, 4nm	계획중

50G SERDES PHY	8nm, 4nm	계획중

UCIe	UCIe_A PHY	8nm	계획중

4nm	판매중

2nm	계획중

UCIe_S PHY	8nm, 4nm	계획중

5nm	판매중

UCIe Adv Adapter Layer	-	개발중

Compression	DSC v1.2b Decoder	-	판매중

DSC v1.2b Encoder	-	판매중

USB	USB SS+ PHY	14nm, 8nm, 5nm	계획중

4nm	개발중

2) 정부과제

당사의 정부과제 수행 실적은 다음과 같습니다.

(단위 : 천원)

연구과제명	정부부처	연구기간	정부사업비	구분	비고

인공지능 및 데이터 센터 인터커넥트를 위한 100Gbps급 인터페이스용 SERDES IP 개발	산업통상자원부	2020-04-01 ~2022-12-31	889,000	주관	완료

단일기판 구조의 광전 SoC기술 및 이를 이용한 WLP개발	산업통상자원부	2020-04-01~2023-12-31	880,000	참여	완료

데이터 센터 인터커넥트를 위한 50Gb/s급 광송신기 및 광수신기 집적회로 개발	중소벤처기업부	2020-11-12~2023-05-09	450,000	주관	완료

Displayport2.0 규격의 Full-optic AOC를 위한 ASIC 및 모듈 사업화	중소벤처기업부	2021-01-01~2021-12-01	144,000	주관	완료

차량 및 8K 디스플레이와 데이터 센터를 위한 DOW 기반 초고집적 광인터커넥트 AOC 개발	과학기술정보통신부	2021-04-01~2023-12-31	900,000	주관	완료

차세대 UHD 디스플레이를 위한 TCON용 10Gbps급 인터페이스 IP 개발기술 개발	산업통상자원부	2021-06-01~2023-12-31	2,244,000	주관	완료

DOW기술 적용된 초고집적 저가형 400Gbps 광트랜시버 개발	산업통상자원부	2022-01-01~2023-12-31	336,000	참여	완료

Displayport2.0 규격 광트랜시버를 위한 ASIC 및 모듈	중소벤처기업부	2022-01-01~2022-12-01	175,000	주관	완료

인공지능 및 데이터 센터를 위한 초고속 인터커넥트 토탈솔루션	중소벤처기업부	2023-04-27~2023-12-01	305,000	참여	완료

인공지능 및 자동차 SoC용 칩렛 인터페이스를 위한 Tbps/mm급 인터페이스 IP 및 실리콘 포토닉스 응용기술 개발	과학기술정보통신부	2023-04-01~2023-12-31	787,500	주관	완료

인공지능 및 차세대 스토리지 SoC를 위한 PCIe 6.0 PHY향 디지털 신호처리 기반 64Gb/s PAM4 SERDES IP 개발기술 개발	산업통상자원부	2023-05-01~2024-01-31	926,000	주관	완료

인공지능 및 자동차 SoC용 칩렛 인터페이스를 위한 Tbps/mm급 인터페이스 IP 및 실리콘 포토닉스 응용기술 개발	과학기술정보통신부	2024-01-01~2024-12-31	850,500	주관	당해연도(2차년도)사업완료
(연구종료일 : 2027-12-31)

인공지능 및 차세대 스토리지 SoC를 위한 PCIe 6.0 PHY 향 디지털 신호 처리 기반 64Gb/s PAM4 SERDES IP 개발기술 개발	산업통상자원부	2025-01-01~2025-12-31	239,600	주관	당해연도(2차년도)사업완료 (연구종료일 : 2025-12-31)

차량용/모바일 SoC를 위한 카메라/디스플레이 컨트롤러 IP 솔루션	중소벤처기업부	2024-01-01~2024-12-01	340,000	주관	완료

800Gbps급 인터커넥트를 위한 112Gbps PAM4 SERDES IP 개발 및 224Gbps SERDES 기술개발	과학기술정보통신부	2024-01-01~2024-12-31	1,230,000	주관	당해연도(2차년도)사업완료 (연구종료일 : 2027-12-31)

6G 파장당 테라급 광트랜시버용 코히어런트 반도체 소자 ·부품	과학기술정보통신부	2024-01-01~2024-12-31	100,000	참여	당해연도(2차년도)사업완료 (연구종료일 : 2028-12-31)

인공지능 및 자동차 SoC용 칩렛 인터페이스를 위한 Tbps/mm급 인터페이스 IP 및 실리콘 포토닉스 응용기술 개발	과학기술정보통신부	2025-01-01~2025-12-31	850,500	주관	당해연도(3차년도)사업수행
(연구종료일 : 2027-12-31)

인공지능 및 차세대 스토리지 SoC를 위한 PCIe 6.0 PHY 향 디지털 신호 처리 기반 64Gb/s PAM4 SERDES IP 개발기술 개발	산업통상자원부	2025-01-01~2025-12-31	239,600	주관	당해연도(3차년도)사업수행 (연구종료일 : 2025-12-31)

800Gbps급 인터커넥트를 위한 112Gbps PAM4 SERDES IP 개발 및 224Gbps SERDES 기술개발	과학기술정보통신부	2025-01-01~2025-12-31	1,230,000	주관	당해연도(2차년도)사업수행 (연구종료일 : 2027-12-31)

6G 파장당 테라급 광트랜시버용 코히어런트 반도체 소자 ·부품	과학기술정보통신부	2025-01-01~2025-12-31	100,000	참여	당해연도(2차년도)사업수행 (연구종료일 : 2028-12-31)

VESA eDP Rx PHY IP	한국반도체산업협회	2025-03-06~2025-09-05	80,000	주관	신규협약과제

MIPI C/D-PHY Tx/Rx combo PHY IP	한국반도체산업협회	2025-03-06~2025-09-05	80,000	주관	신규협약과제

고경력 연구인력 지원사업	중소벤처기업부	2025-06-01~2026-05-31	50,000	주관	당해년도(1차년도) 수행예정 (연구종료일: 2028-05-31)

(5) 향후 연구개발 계획 당사의 초고속 인터커넥트를 위한 반도체 IP 제품은 모바일 기기용 MIPI 계열, 인공지능 및 데이터 센터를 위한 PCIe/SERDES 계열, 디스플레이 칩셋 계열 및 UCIe로 대표되는 칩렛 인터페이스로 구분할 수 있습니다. 있으며, 새로운 규격 IP 제품의 개발과 동시에 기존 제품의 공정 다변화도 함께 이루어지고 있습니다.당사가 높은 경쟁력을 가지고 있는 PHY IP의 개발 외에, softmacro형태의 controller IP와 video encoder/decoder에 대한 개발을 병행하고 있습니다. 이들 IP는 기존 보유한 PHY IP와 함께 sub-system의 형태로 제공되어 고객에게는 검증의 부담을 낮추고 개발 기간을 단축하는 등, 향상된 사용자 경험을 제공할 수 있을 것으로 예상합니다. (가) MIPID-PHY IP와 D/C-PHY Combo IP가 현재 양산 중에 있으며, 컨트롤러인 DSI 및 CSI의 개발도 진행되고 있습니다. MIPI PHY의 경우 2nm 공정에서의 PHY 개발과 상위 버전의 컨트롤러 개발을 계획하고 있습니다. 현재 4nm 공정에 개발완료된 MIPI C/D-PHY Combo PHY IP를 최신공정인 2nm 향으로 porting 개발 중에 있으며, MIPI Controller인 DSI-2 및 CSI-2의 개발도 진행되고 있습니다. 특히 2nm MIPI PHY의 경우 최초고객(미국 A사)과의 계약이 이미 체결되었고, 앞으로도 미국/중국의 다양한 고객에게 사업화가 가능할 것으로 예상하고 있습니다. (나) PCIe/SERDESPCIe 4.0 IP가 현재 양산 중에 있으며, Multi-level Signaling SERDES 기술을 적용한 PCIe 6.0 IP의 초기 개발을 완료하였습니다. PCIe gen6는 최초고객과의 계약을 진행 예정으로 이후 사업화에서 좋은 referece를 확보할 수 있을 것으로 예상하고 있습니다. 100G SERDES PHY 는 초기 프로토타입 제품에서 얻은 경험을 바탕으로 선단공정에서 DSP기술을 적용한 제품으로 개발 진행중이며, 이는 향후 PCIe gen7 PHY의 개발에 적용할 계획을 가지고 있습니다. (다) UCIe PHY칩렛 기반 반도체의 주요기술인 UCIe PHY에 대한 초기 개발을 완료하고 현재 testchip 제작이 진행중입니다. 통상의 PCB, cable, connector를 통해 통신하는 기존의 interconnect 표준과는 달리 UCIe는 패키지 내부의 짧은거리에서 초저전력으로 통신하는 것이 관건이며, IP의 확보 뿐 아니라 관련 package 기술 및 측정기술 확보가 사업화에 무척 중요합니다. 자사는 이를 위해 국내 패키지 회사 및 해외 측정기기회사와의 협력을 통해 IP설계와 함께 관련 기술 확보를 진행중입니다.(라) 디스플레이 칩셋eDP RX PHY와 Intra-Panel Interface TX PHY가 양산 중에 있으며, 이미 양산 단계에 들어선 반도체 IP 제품들도 다양한 공정으로 다변화함으로써 더욱 완성적인 IP 포트폴리오를 확보할 계획입니다. (마) Multi-Standard PHYIP사업의 생산성을 좌우하는 것은 보유하고 있는 지적자산의 재활용이므로, 많은 IP회사들이 다양한 표준을 하나의 IP로 대응할 수 있도록 multi-standard 및 combo IP를 설계하여 서비스하고 있습니다. 당사도 충분한 기술력이 축적된 MIPI의 경우 D-PHY와 C-PHY를 하나의 IP로 선택적으로 지원할 수 있도록 하는 combo PHY를 서비스하고 있습니다. 그간 PCIe, DisplayPort, MIPI 등 다양한 표준에 대응하는 IP를 개발해온 경험을 바탕으로, 여러가지 표준에 대응할 수 있는 multi-standard PHY를 개발하는 프로젝트를 진행중이며 2025년중으로 5nm를 비롯한 다양한 선단공정에서 IP를 확보할 계획입니다.