타이거일렉 분기보고서 (2022.03)
6. 주요계약 및 연구개발활동

가. 경영상의 주요계약 등공시서류 작성기준일 현재 회사의 재무상태에 중요한 영향을 미치는 비경상적인 중요계약에 해당되는 사항이 없습니다.

나. 연구개발 담당조직(1) 연구개발 조직 개요

-. 당사의 연구 개발은 MLB기술개발과 STO신규 제품 기술개발로 나뉘어 있습니다. MLB에서의 기술개발은 신규 소재 개발과 고사양 신규 제품을 개발하는 신규 기술 개발부와 작업 방법의 개선으로 원가절감 및 불량 개선을 하는 제조 기술부로 구성되어 있습니다. 이를 통해 국내 최초로 Probe Card PCB 100L이상의 고사양 제품을 양산화 제조하고 있습니다.

-. STO연구 개발은 신규 공정 SET-UP, 작업표준화를 진행하는 공정기술부와 다양한 사양의 제품을 평가하는 선행기술부으로 구성되어 있어 신규 베트남 공장의 SET-UP을 진행하고 있습니다. 추후 0.1P 미만의 STO를 개발하기 위한 투자와 기술인력 충원으로 연구 개발을 활성화 시키려고 합니다.

(2) 연구개발인력 증감표

당사가 영위하는 산업 특성상 인력은 당사의 핵심 자산이자 경쟁력입니다. 최근 3개년간 당사의 연구개발 인력 증감 현황은 다음과 같습니다.

[최근 3개년 연구개발 인력 증감 현황]

구분	기초	증가	감소	기말

2022년	10	-	-	10

2021년	9	2	1	10

2020년	8	1	-	9

(3) 연구개발 실적

연구과제	주요연구내용	개발실적	개발연도

Load Board	- 적층 Layer, Registration 향상 50㎛↓
- Drill 정밀도 향상0.15Ø	- Fine Pitch 0.4mm
- BVH 구간 34 Layer	2012년

Load Board	-표면처리 Hard Gold	- Fine Pitch, BGA PAD
- 0.5 Pitch Selective	2012년

Probe Card	-적층 Layer, Registration 향상 180㎛↓	- Size : 440Ø
- Layer : 66	2012년

Fine Pitch	-적층Layer, Registration 향상 40㎛↓
-Drill 정밀도 0.15Ø 40㎛↓-Plating 기술력 향상	- Layer 38
- Drill 정밀도 0.15Ø
- Aspect Ratio : 32:1	2013년

Probe Card	-적층 Layer, Registration 향상 180㎛↓
-Drill 정밀도 향상 0.3Ø	- Size : 440Ø
- Layer : 72Layer개발	2013년

Load Board	-Processor개발 Build-up공법
-Laser Drill 0.1Ø	- 0.35 Pitch개발
- 4Stack	2013년

Probe Card	-적층 Layer, Registration 향상 150㎛↓	- 초 고다층 PCB
- Size : 440Ø
- Layer : 80	2014년

Load Board	-Single Lamination 적층 Layer,Registration 40㎛↓ 안정화
-Drill 정밀도 안정화 0.15Ø	- Fine Pitch 고다층 양산화
- Single Lamination
- Pitch : 0.4mm / Layer : 44
- Thickness : 5.0mm	2014년

Probe Card	-Single Lamination
-적층 Layer, Registration 150㎛↓ 안정화	- 초 고다층 PCB 양산화
- Size : 457Ø / Layer : 86
- Thickness : 6.5mm	2015년

Probe Card	-적층 Layer, Registration 150㎛↓
-Thickness : 6.5mm↓	- 초 고다층 개발
- Size : 440 / 96Layer
- Thickness 개선↓	2015년

Load Board	-적층 Layer, Registration 30㎛↓
-Drill 정밀도 향상 0.12Ø	- Fine Pitch 초 고다층 개발
- Pitch : 0.335
- Layer : 44
- Thickness : 5.0mm
(BVH 1차 : 4.0 mm)	2015년

DUT Board	-적층 Layer, Registration 20㎛↓
-외층 PAD Size : 0.08~0.1 mm 유지-드릴 가공 Size : 0.075Ø	- Pitch : 0.2
- Layer : 10
- Thickness : 1.0mm	2016년

Load Board	-적층 Layer, Registration 30㎛↓
-드릴 Position 정밀도 : 30㎛↓
-도금 두께 : 18㎛↑
-드릴 가공 Size : 0.15Ø	-37:1 High Aspect Ratio 기술
- Pitch : 0.4
- Layer : 52
- Thickness : 5.5mm	2016년

Load Board	-적층 Layer, Registration 35㎛↓
-드릴 Position 정밀도 : 35㎛↓
-도금 두께 : 15㎛↑
-드릴 가공 Size : 0.2Ø	-40:1 High Aspect Ratio 기술
- Pitch : 0.5
- Layer : 72
- Thickness : 8.0mm	2016년

Load Board	-적층 Layer, Registration 35㎛↓
-드릴 Position 정밀도 : 35㎛↓
-도금 두께 : 15㎛↑
-드릴 가공 Size : 0.15Ø	-42:1 High Aspect Ratio 기술- Pitch : 0.4- Layer : 76- Thickness : 6.35mm	2017년

Probe Card	-Single Lamination-적층 Layer, Registration 120㎛↓ 안정화	- 초 고다층 PCB 양산화- Size : 480Ø / Layer : 118- Thickness : 7.5mm	2018년

Load Board	-적층 Layer, Registration 35㎛↓-Laser- Drill 0.09Ø-도금 두께 : 15㎛↑	- Build-up 4Stack- Pitch : 0.2- Layer : 40- Thickness : 6.3mm	2018년

Probe Card	-초 고다층 DRAM Probe card	- Layer : 122- Thickness : 7.4mm- Pitch : 0.8P- BVH	2019년

Probe Card	-Probe Card 생산성 향상	- 300Ø 이하 배열 1연 → 2연	2019년

STO	- mSAP 공법을 활용한 STO(SpaceTransfomer Organic) 개발	- Pitch : 0.100 mm- 회로폭/간격, 25/20 um- 40 um Mirco via 구현능력 확보- via fill 도금능력 확보- 빌드업 10회에 대한 신뢰성 확보	2019년

Load Board	- Back Drill 가공 능력 향상	- Pitch : 0.35P- Bit : 0.225mm- Depth : 3.5mm- STUBE 공차 : 150±100㎛	2020년

- Pitch : 0.4P- Bit : 0.25mm- Depth : 4.5mm → 5.0mm- STUBE 공차 : 150±100㎛	2020년

Probe Card	- 초 고다층 Probe card	- Layer : 126- Thickness : 7.5mm- Pitch : 0.8P- BVH	2020년

Load Board	- Back Drill 가공 능력 향상	- Pitch : 0.3P- Bit : 0.2mm- Depth : 3.0mm- STUBE 공차 : 150±100㎛	2021년

Probe Card	- 초 고다층 Probe card	- Layer : 136- Thickness : 7.55mm- Pitch : 0.8P- BVH	2021년

Probe Card	- Bump PCB 개발	- Layer : 86- Thickness : 7.4mm- Pitch : 0.8P- Size : 258.82 x 258.82	2021년

Probe Card	- Bump PCB 개발	- Layer : 78- Thickness : 7.4mm- Pitch : 0.65P- Size : 520mm	2021년

Load Board	- Fine Pitch 16DUT 개발	- Pitch : 0.35P- Layer : 42L- Thickness : 3.8mm	2022년

주1) Pitch : Hole 과 Hole과의 거리 (BGA)
주2) Lamination : 내층 Panel의 상하를 각각 프리플래그를 끼워 서 다수의 Layer를 동시에 적층하여 일체화 접착하는 기술, Layer가 높을수록 틀어짐으로 인해 수율이 낮아짐
주3) DUT(Device Under Test) : 피시험장치(被試驗裝置)

(4) 보유 기술의 경쟁력

당사는 인쇄회로기판 전문업체로서 Rigid PCB중 반도체 後 공정의 검사공정에서 사용되는 PCB를 위주로 생산하고 있으며, 설립초기 Normal 제품 생산부터 현재 Fine Pitch 제품을 지속적으로 생산, 영업을 하면서 축적된 기술과 영업력을 바탕으로 선두자리를 선점하고 있습니다.

또한 생산제품의 초고다층화, 고밀도화로 인하여 각 층간의 틀어짐 정도가 양품 회수율에 중요한 인자가 되는데, 당사는 이 부분의 문제점을 보완하기 위하여 자체적으로 고안하여 특허받은 반자동 리벳용 크램핑 장치를 사용함으로써 층간의 틀어짐 정도를 획기적으로 향상시켜 양품 회수율을 극대화 시키고 있으며,

High Aspect Ratio 실현을 위한 기술을 중점으로 개발하여, 타업체보다 월등한 양품수율 확보 및 제품양산을 진행하고 있습니다.20년에는 베트남 공장(메가일렉)설립하여 기존 MLB뿐 아니라 신규사업인 STO(Space Transformer Organic) 개발을 통해 해외에서만 구매하던 STO를 국산화 시킴으로써 반도체 PCB 시장의 선두가 되기 위해 최선의 노력을 기울이고 있습니다.(5) 연구개발비용

(단위 : 천원)

구분	2022년도
(제23기 1분기)	2021년도
(제22기)	2020년도
(제21기)

자산처리	원재료비	-	-	-

인건비	-	-	-

감가상각비	-	-	-

위탁용역비	-	-	-

기타 경비	-	-	-

소 계	-	-	-

비용
처리	제조원가	853,035	4,225,911	808,262

판관비	-	-	-

합 계
(매출액 대비 비율)	853,035(5.88%)	4,225,911(8.40%)	808,262(4.27%)