에이디테크놀로지 분기보고서 (2026.03)
6. 주요계약 및 연구개발활동

가. 주요계약 보고서 제출일 현재 해당사항이 없습니다. 나. 연구개발담당 조직

다. 연구개발비용(단위 : 천원, %)

과 목	제 25기 1분기	제 24기	제 23기

연구개발비용 계	14,259,914	10,806,894	3,969,763

회계처리	판매비와 관리비	-	-	-

제조경비	3,472,829	7,780,449	3,969,763

개발비(무형자산)*	10,787,085	3,026,445	-

연구개발비 / 매출액 비율[연구개발비용계÷당기매출액×100]	53.41	8.68	5.59

* 별도 재무제표 기준/상기 개발비(무형자산)는 취득금액과 손상차손 합계액입니다. 라. 연구개발내용

연구과제명	연구기간	연구내용	기대효과

2nm Foundation-IP Solution 및 HPC Design Kit 개발	2024.7 ~ 2026.12	. 2nm Add-on Standard Cell Library Solution 개발. 2nm SRAM Compiler Solution 개발. Foundry-Compatible Design Kit 개발/배포. Library DK 성능 평가 및 Silicon 검증	. 최신 기술 수요를 고려한 HPC/AI Application 특화 Foundation-IP Solution Service를 통한 당사 매출 확대 기여. Samsung Foundry Foundation-IP Service Partner로서 성장 가능성 증대

4nm Foundation-IP Solution 및 HPC Design Kit 개발	2025.1 ~ 2026.12	. 4nm Add-on Standard Cell Library Solution 개발. 4nm SRAM Compiler Solution 개발. Foundry-Compatible Design Kit 개발/배포. Library DK 성능 평가 및 Silicon 검증	. 최신 기술 수요를 고려한 HPC/AI Application 특화 Foundation-IP Solution Service를 통한 당사 매출 확대 기여. Samsung Foundry Foundation-IP Service Partner로서 성장 가능성 증대

ARM Neoverse N2 Core 기반의 ADP-600 (HPC) 플랫폼 기술 개발	2025.1 ~ 2026.12	. CMN Configuration 및 Integration (Cache-Coherent Mesh Network 구성, Snoop Filter 포함). CLK/RST/PWR Design (DVFS 제어용 SMCF/PVT 센서 설계, Grouped DVFS 지원). High-speed IP Integration 개발 및 검증 (USB / PCIe / Ethernet / DDR). Linux Driver 개발 및 Kernel Porting. SCP/MCP Firmware 개발 및 검증. Trusted Firmware-A (TFA) 적용 및 Secure Boot 구현. ARM Socrates tool 기반 Mesh Bus 성능 모델 분석	. Neoverse N2 기반 ADP-600 HPC SoC platform 구성으로 고성능 컴퓨팅 응용분야 (AI 가속, 데이터센터, 엣지 서버)에 최적화된 플랫폼 개발 가능. TFA 기반 Secure Boot 및 Trusted OS 구현으로 보안 강화된 HPC 플랫폼 솔루션 제공. 당사 HPC 플랫폼 기술 역량 확보를 통한 고부가가치 시장 진입 및 매출 확대 기여

HBM3 메모리와 2nm 공정 기반 big die를 결합한 단일 PKG 구현을 위한 2.5D chiplet 설계 방법론 연구	2023.03 ~ 2026.12	. 계층적 MIM(Multiple Instantiated Module) 아키텍처: 동일 물리 레이아웃인 CW(CLS_WRAPPER)를 MIM 형태로 정의하고 XC(XCLUSTER) → MCLOT 계층으로 반복 배치(Abutment)하여 설계 일관성 및 타이밍 정합성 확보 . 다중 구동(Multi-driven) 클락 메쉬 아키텍처: Big Driver Cell이 동시에 구동하는 고정밀 클락 메쉬 구조를 통해 OCV 및 Skew를 극소화 . 14.4Tbps급 112G PAM4 SerDes 및 HBM3e PHY: IEEE 802.3ck 표준 준수 및 초고속 메모리 인터페이스 통합 . HBM3e 및 2.5D 패키징 인터커넥트: 메인 다이와 HBM3e 간의 최단 전송 경로 설계를 위한 전용 PHY와 controller를 timing 및 area 최적화하여 구현함과 함께 실리콘 인터포저 스티치 라인 회피 설계 . 고집적 ISC(Integrated Silicon Capacitor) 기술: 실리콘 인터포저 가용 면적에 ISC Cap을 최대 집적하여 전력망 임피던스(PDN)를 최적화하고 초고속 동작 시의 IR Drop 억제	. 초대형 SoC 설계를 위한 Chiplet 기반 설계 방법론 확보. 초고속 데이터 처리 성능 확보. 2.5D 패키징 기반 차세대 반도체 시스템 통합 기술 확보. 초대형 칩의 전력 및 타이밍 안정성 향상

삼성 2nm 공정 기반 Arm Neoverse V3 HPC 개발을 위한 ADP620 통합 플랫폼 설계 및 Silicon 검증	2024.11 ~ 2028.07	. 삼성 2nm 공정 특성을 반영한 V3 PPA 극대화 및 고성능 라이브러리 적용한 CPU Hardening Flow 개발. Arm Neoverse V3 코어 및 차세대 Mesh Network(CMN) 통합/최적화. DDR5 RDIMM 컨트롤러 및 PHY 통합을 통한 서버급 메모리 대역폭 확보. UCIe-Std 기반의 Chiplet-to-Chiplet 인터페이스 설계 및 다이 간 통신 최적화. CXL 3.0 (PCIe Gen6) 적용을 통하여 Multi socket 칩렛 통신 및, CXL device 연결 구조 구현. Big Die 칩 개발을 위한 Physical Aware design flow 개발 . 서버 원격 관리를 위한 BMC(Baseboard Management Controller) 펌웨어 개발. 고성능 부팅 및 보안을 위한 UEFI 기반 Secure Boot 환경 구축. 신규 IP 가속 및 아키텍처 지원을 위한 리눅스 커널 포팅 및 최적화 드라이버 개발. 16-Lane PCIe Gen6 PHY/Controller Area Optimization 구현. Fab out이후, Silicon bring up 단계에서 하드웨어/소프트웨어 통합 기능 및 성능 검증	. 고성능 컴퓨팅 및 데이터센터용 SoC 설계 시장에서의 선도적 위치 확보. 하드웨어부터 소프트웨어 풀스택(Full-Stack)을 아우르는 토탈 솔루션 제공. 차세대 HPC 시장 대응을 위한 선단 공정(2nm) 설계 기술력 확보. 최신 Neoverse V3 아키텍처와 CXL 3.0/UCIe 등 핵심 IP 통합 역량 입증. CXL Fabric 기반의 메모리 풀링 및 가상화 기술을 통한 차세대 데이터센터 아키텍처 대응력 확보. 초미세 공정 Big Die의 물리적 한계를 설계 초기 단계에서 예측·최적화하여 설계 반복 최소화 및 완성도 극대화. 서버급 원격 관리 모니터링 체계 구축을 통한 시스템 가동률 및 운영 효율성 극대화. Silicon 검증을 통한 First-pass silicon success 및 Time-to-Market 단축. 서버급 RAS(Reliability, Availability, Serviceability) 지원 역량 확보. Wrapped PHY 구조 기반 Floorplan 최적화를 통한 Die Area 절감 및 MFU 향상으로 양산 수율 경쟁력 확보. 최종 제품의 기능적 무결성 검증 및 실제 워크로드 환경에서의 성능 신뢰성 확보