에이디테크놀로지 사업보고서 (2025.12)
6. 주요계약 및 연구개발활동

가. 주요계약 보고서 제출일 현재 해당사항이 없습니다. 나. 연구개발담당 조직

다. 연구개발비용(단위 : 천원)

과 목	제 24기	제 23기	제 22기

연구개발비용 계	10,806,894	3,969,763	3,248,262

회계처리	판매비와 관리비	-	-	-

제조경비	7,780,449	3,969,763	3,248,262

개발비(무형자산)*	3,026,445	0	0

연구개발비 / 매출액 비율[연구개발비용계÷당기매출액×100]	8.68	5.59	5.30

* 별도 재무제표 기준/상기 개발비(무형자산)는 취득금액과 손상차손 합계액입니다. 라. 연구개발내용

연구과제명	연구기간	연구내용	기대효과

2nm Foundation-IP Solution 및 HPC Design Kit 개발	2024.7 ~ 2026.12	. 2nm Add-on Standard Cell Library Solution 개발. 2nm SRAM Compiler Solution 개발. Foundry-Compatible Design Kit 개발/배포. Library DK 성능 평가 및 Silicon 검증	. 최신 기술 수요를 고려한 HPC/AI Application 특화 Foundation-IP Solution Service를 통한 당사 매출 확대 기여. Samsung Foundry Foundation-IP Service Partner로서 성장 가능성 증대

4nm Foundation-IP Solution 및 HPC Design Kit 개발	2025.1 ~ 2026.12	. 4nm Add-on Standard Cell Library Solution 개발. 4nm SRAM Compiler Solution 개발. Foundry-Compatible Design Kit 개발/배포. Library DK 성능 평가 및 Silicon 검증	. 최신 기술 수요를 고려한 HPC/AI Application 특화 Foundation-IP Solution Service를 통한 당사 매출 확대 기여. Samsung Foundry Foundation-IP Service Partner로서 성장 가능성 증대

ARM Neoverse N2 Core 기반의 ADP-600 (HPC) 플랫폼 기술 개발	2025.1 ~ 2025.12	- CMN Configuration 및 Integration (Cache-Coherent Mesh Network 구성, Snoop Filter 포함) - CLK/RST/PWR Design (DVFS 제어용 SMCF/PVT 센서 설계, Grouped DVFS 지원) - High-speed IP Integration 개발 및 검증 (USB / PCIe / Ethernet / DDR) - Linux Driver 개발 및 Kernel Porting - SCP/MCP Firmware 개발 및 검증 - Trusted Firmware-A (TFA) 적용 및 Secure Boot 구현 - ARM Socrates tool 기반 Mesh Bus 성능 모델 분석	- Neoverse N2 기반 ADP-600 HPC SoC platform 구성으로 고성능 컴퓨팅 응용분야 (AI 가속, 데이터센터, 엣지 서버)에 최적화된 플랫폼 개발 가능 - TFA 기반 Secure Boot 및 Trusted OS 구현으로 보안 강화된 HPC 플랫폼 솔루션 제공 - 당사 HPC 플랫폼 기술 역량 확보를 통한 고부가가치 시장 진입 및 매출 확대 기여

HBM3 메모리와 2nm 공정 기반 big die를 결합한 단일 PKG 구현을 위한 2.5D chiplet 설계 방법론 연구	2023.03 ~ 2026.12	. 계층적 MIM(Multiple Instantiated Module) 아키텍처: 동일 물리 레이아웃인 CW(CLS_WRAPPER)를 MIM 형태로 정의하고 XC(XCLUSTER) → MCLOT 계층으로 반복 배치(Abutment)하여 설계 일관성 및 타이밍 정합성 확보 . 다중 구동(Multi-driven) 클락 메쉬 아키텍처: Big Driver Cell이 동시에 구동하는 고정밀 클락 메쉬 구조를 통해 OCV 및 Skew를 극소화 . 14.4Tbps급 112G PAM4 SerDes 및 HBM3e PHY: IEEE 802.3ck 표준 준수 및 초고속 메모리 인터페이스 통합 . HBM3e 및 2.5D 패키징 인터커넥트: 메인 다이와 HBM3e 간의 최단 전송 경로 설계를 위한 전용 PHY와 controller를 timing 및 area 최적화하여 구현함과 함께 실리콘 인터포저 스티치 라인 회피 설계 . 고집적 ISC(Integrated Silicon Capacitor) 기술: 실리콘 인터포저 가용 면적에 ISC Cap을 최대 집적하여 전력망 임피던스(PDN)를 최적화하고 초고속 동작 시의 IR Drop 억제	> 초대형 SoC 설계를 위한 Chiplet 기반 설계 방법론 확보 > 초고속 데이터 처리 성능 확보 > 2.5D 패키징 기반 차세대 반도체 시스템 통합 기술 확보 > 초대형 칩의 전력 및 타이밍 안정성 향상

Mining Application을 위한 Double SHA256 Algorithm 기반의 Cluster PPA 최적화 연구	2025.01 ~ 2025.12	. Latch 및 Data Path Manual Place를 통한 Area Optimization . Round 구조의 Abutation 가능성 확인 . Reverse CLK 구조 적용으로 Hold-Free 구현	> Mining 연산에 특화된 고효율 클러스터 설계 기술 확보 > 수동 배치 기반 물리 설계 최적화 방법론 확보 > 반복 구조 기반 레이아웃 효율성 향상 > 타이밍 안정성 및 설계 신뢰성 향상

SDC Complexity Management for Functional Verification 연구	2025.01 ~ 2025.12	. 블록 단위에서 생성된 SDC를 Top-Level 환경에 적합하게 변환하는 promotion 기법 . Top-Level SDC를 Flat 형태로 생성하는 demotion 기법을 연구하여 계층적 SoC 환경에서의 SDC 관리 효율성 향상 . 다양한 동작 모드에서 생성되는 SDC를 효율적으로 통합하는 mode merge 기법을 적용하여 SDC 복잡도를 낮추고 검증 단계에서의 런타임을 단축 . 생성된 SDC의 정확성과 일관성을 자동으로 검증하는 기능을 개발하여 타이밍 및 기능 검증 과정에서 발생할 수 있는 제약 조건 오류를 사전에 검출 . SDC 분석, 생성 및 검증 과정을 체계적으로 관리하는 방법론을 통해 SoC 규모 확장에 따른 검증 부담을 줄이고 기능 및 타이밍 검증의 신뢰성을 향상	> 대규모 SoC 환경에서의 SDC 관리 효율성 향상 > 검증 런타임 단축 및 검증 생산성 향상 > SDC 자동 검증을 통한 설계 신뢰성 확보 > 대규모 SoC 설계 검증 자동화 기반 기술 확보

PV Flow 개선을 통한 Physical Verification 실행시간 감소 연구	2025.01 ~ 2025.12	. 기존 Full PV Flow 구조 분석 . FEOL / BEOL / Density 단위 분리 수행 가능한 Semi Flow 설계 . Dummy Fill 및 Merge 단계 분리 최적화 . 실 프로젝트 적용을 통한 Run time 비교 및 효과 검증	> Physical Verification 실행시간 단축 및 설계 생산성 향상 > 대형 SoC 설계 환경에서의 검증 효율성 확보 > 서버 자원 사용 최적화 및 인프라 부담 감소 > 실 프로젝트 적용을 통한 검증 프로세스 개선 기반 확보