윈팩 사업보고서 (2021.12)
6. 주요계약 및 연구개발활동

1.경영상의 주요계약 사업보 고서 기준일 현재 해당사항 없습니다.

2.연구개발 활동 가.연구개발 담당조직

나.연구개발 인력 현황(단위 : 명)

직위	2021년말(제20기)

연구위원	1

수석 연구원	6

책임 연구원	6

선임 연구원	4

연구원	12

합 계	29

다.연구개발 비용(단위 : 천원)

구 분	2021년(제20기)	2020년(제19기)	2019년(제18기)

비용처리	제조원가	-	-	-

판관비	436,094	455,231	386,164

연구개발비용 합계	436,094	455,231	386,164

(매출액 대비 비율)	0.4%	0.4%	0.4%

(*) 연구개발비용은 전액 비용처리함으로써 경상연구개발비로 계상되고 있습니다. 라.연구개발 실적

내역>

연구과제	연구결과 및 기대효과	시작일	종료일	비고

Bump Height/Bump standoff 58um(after reflow) MUF공정 적용 DDR4 제품의 플립칩 패키지 개발	Packaging 이중접합의 대표공정인 Wire bonding을 대체하는 Flip chip공정은 기본적으로 Bump 사이 사이를 채워주는 Under-fill공정을 기본적으로 진행한다. Under-fill 공정을 통해 EMC(Epoxy Molding Compound)가 채우기 어려운 협소한 Bump 사이 사이를 매꿔주어 Package 신뢰성을 안정적으로 확보하고, Device chip의 열방출을 극대화 시키는 역할을 수행한다. MUF는 Molded Under fill의 약어로써 이러한 Under-fill공정을 추가하지 않고도, 미세 Silica 입자로 구성된 EMC재료를 통해 Bump 사이 사이를 Molding 시 한번에 채워주는 공법을 의미한다. 재료기술과 금형 기술 발달로 2019년 1Q 현재 기준 58um Bump Height를 갖고 있는 DDR4 Memory 제품에 개발 완료되었고, 4월부터 양산 적용중에 있다.	2019.1Q	2019.1Q	완료

개개의 패키지에 Unit ID 마킹(2D 마킹)이 적용된 eMCP와 플립칩 패키지 개발	최근 Major Customer를 중심으로 제품의 주요 Memory package에 대해서 Chip 정보를 포함한 일련정보 조회가 가능하도록Package Top면에 2D Barcode Marking을 새기고 있다. 기존 Laser marking 공정은 Customer Logo, 제품 Device 정보 및 Lot No등을 입력했다면, 2D Barcode marking은 Package 오른쪽 상단에 2.5x2.5mm Box size로 Barcode를 새긴다. 자사에 Setup한 Barcode정보는 25자리의 문자 또는 숫자 정보를 포함시킬수 있다. 2019년 1Q 현재 기준 개발/양산 중인 eMCP와 Flipchip BOC 제품군에 적용 중이며, 향후 2020년 PoP 제품군까지 확대 적용 예정이다.	2019.1Q	2019.1Q	완료

CCTV용 ISP IC를 이용한 보급형(저원가형) F144 3MCP 패키지 개발	최신의 UHD 4K를 지원하는 ISP제품으로, 향상된 설계공정을 바탕으로 기존 대비 저전력, 저발열을 실현하여 보다 효율적인 제품으로 기존 Au base wire 에서 Ag base wire 변경 적용을 통해 제조 원가를 절약 할 수 있는 보급형(저원가형) F144 3MCP 패키지 개발.	2019.1Q	2019.4Q	완료

저용량/직렬 주변장치 인터페이스용 (1Gb/2Gb/4Gb) SPI-LGA패키지 개발	Push-Pull 출력방식으로 상호간에 같은 전압을 사용하여 시그널 정합성과 데이터 고속처리 지원가능하며, 기 제품 보다 낮은 소비 전력을 사용 가능한 것이 특징이다. 기존의 DFN type에서 LGA type으로 변경 및 Structure측면에서 Controller와 Nand flash를 최적 배치를 구현 함으로서 양산성과 제품 신뢰성을 동시 확보 가능한 SPI(Serial Peripheral Interface)-LGA패키지 개발	2019.1Q	2019.4Q	완료

AEC-Q100 Grade-2용 NAND MCP(F162s F134) 및 NAND DDP(F63) 패키지 개발	DRAM + Nand Flash로 구성 된 MCP(Multi Chip Package)와 DRAM / Nand Flash의 각각 동일 die stack으로 구성 된 DDP(Dual die Package) 구조의 제품으로 High level material 적용 및 전용 장비 적용을 통하여 공정 안정성과 제품 품질을 높여 차량용 반도체에 최적화 된 패키지 개발	2019.1Q	2020.1Q	완료

Recon. Wafer을 적용한 2-Die Stack 16Gb(8Gb LPDDR4x2) POP용 F200 패키지 개발	Wafer base의 NQ (Normal quality) die attach 완료 후 남은 Wafer 내의 사용 가능한 die를 Tape mount된 Wafer frame에 1차 재배열하여 die를 attach하는 방식의 제품으로 개발 하였다. 동일한 Die Thickenss와 WBL tape을 적용하여 DDP(Double Die PKG) 방식을 도입하였으며 Chip Stacking 방식은 Mid dummy FOW (Film On Wire) Tape 적용하여 동일 die thickness, WBL tape을 적용 가능한 구조로 설계 하였다.	2019.1Q	2019.3Q	완료

60um molding gap 및 Dk 7 EMC 적용 정전식 지문인식센서(FPS) 9x9 28LGA 패키지 개발	Mobile 기기의 Key board 입력을 통한 인식 방식이 아닌 사람의 지문을 인식하는 방식의 센서 패키지의 한 종류로 사람의 지문을 정전 용량 차이로 형상화하여 인식할 수 있도록 개발한 제품이다. PKG 내에 지문인식센서의 인식률을 높이기 위해 PKG Mold면을 Wheel Grinding하여 지문인식센서와 Mold면의 gap을 60um까지 구현하였으며, 유전상수 7이 적용된 에폭시 몰드 컴파운드를 적용한 제품으로 개발하였다.	2018.4Q	2019.2Q	완료

60um SDBG 공정이 적용된 4-Die Stack 32Gb(8Gb LPDDR4x4) POP용 QDP 패키지 개발	19나노 LPDDR4 Chip을 4단으로 적층한 32G 200Ball PoP 제품이다. 최신 Mobile 제품 Tend로 1mm 이하 두께를 형성하기 위하여 4개의 chip 모두 60um 두께로 설정하였고, 보다 안정적인 Wafer sawing condition 확보를 위하여 SDBG System을 적용하였다. SDBG는 Stealth Dicing Before Grnding의 약어로 Wafer back grinding 전 Wafer 내부 Laser를 주파하여 damage를 주고, Wafer Gridning 이후 DAF(Die Addhesive Film) Expanding 통하여 Chip 내부에 있던 Damage가 결방향으로 개별 분리되는 최신 Sawing Method 이다. SDBG의 장점은 Chipping 발생없고, Blade sawing 대비 5배 이상의 생산성 향상 효과가 있다.	2019.2Q	2019.3Q	완료

초박형(45/40/30um) NAND FLASH 적용 64GBROM/3GBRAM 퍼포먼스 7eMCP 패키지 개발	128Gb Nand flash 4개, 8GB LPDDR3 그리고 Controller chip으로 구성된 7eMCP(Embeded Multi-Chip Package) 제품이다. Mobile Dram을 3단 적층하고, 그 옆으로 물리적으로 받침 역할을 하는 Side dummy chip을 Attach한다. 그 상단에 Dummy chip 1개를 포함한 초박형 Nand flash 4개를 적층하는 구조이다. 초박형 Nand flash는 Stealth dicing 공법을 이용하여 매우 얇지만 Chipping 발생이 없어, Chip 조각으로 생길수 있는 chip damage 및 crack 예방할 수 있을뿐 아니라 두께 대비하여 Blade sawing 한 chip과 비교하여 더 좋은 Chip 강도를 갖을 수 있다. Stealth dicing 공정으로 High 퍼포먼스 eMCP 조립 안정성 및 제품 수율 향상을 기대할 수 있다.	2019.2Q	2020.1Q	완료

256Gb 3D-낸드플래시 적용 고용량 SSD(2TB 클라이언트 SSD용) 256GB ODP 132B 패키지 개발	256Gb 3D Nand를 Zigzag 방식을 적용하여 8단 적층한 고용량 ODP(Octa Die Package)를 개발 하였다. 층간 wire 간섭을 개선할 수 있는 변형 Zigzag 방식을 적용하여 8단 적층을 구현 및 Package 박막화를 실현 하였다. DBG(Dicing Before Grinding)공정을 적용하여 Thin Die 구현 및 품질을 확보한 2TB SSD를 구현함으로써 클라이언트 서버용 고용량 SSD로 활용될 것으로 기대된다.	2019.3Q	2019. 4Q	완료

Dumped Die 8Gb LPDDR3를 적용한 16GB ROM/1GB RAM용 보급형 2eMCP 221B 패키지 개발	SK hynix Stella 128Gb Nand와 Polaris 2nd 8Gb LPDDR3 두개의 메모리 Chip 조합의 eMCP(embedded Multi-Chip package) 제품으로, Polaris 2nd 8Gb DPDDR3를 Dumped Die를 적용하여 모바일 기기용 패키지 비용 절감 및 보급형 제품을 개발 및 시장에 양산 하였다.	2019.3Q	2019.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 63um Bump Height 150um 칩두께 적용 8Gb DDR4 78B 플립칩 패키지 개발	기존 개발 양산 중인 58um Bump height 250um 칩두께 제품의 후속 개발제품으로 Bump height가 63um 높아지고, Chip 두께는 150um 얇아진 구조의 플립칩 패키지이다. CPB 일부 접합물 구성이 기존 Pure Sn에서 SnAg로 변경된 제품이며, PCB와 Bump 결합 시 발생 가능한 Non-Wet 불량을 좀더 개선 할수 있는 특성의 제품이다. 그 외 MUF 공정을 포함한 후속공정은 기존제품과 유사한 구조로 8월말 개발 완료되어 9월부터 양산 진행 중인 제품이다.	2019.3Q	2019.3Q	완료

영상보안용 ISP(Image Signal Processor) HD-SDI 신호 특성 개선용 SBT를 적용한 2MCP 144B 패키지 개발	Universal type으로 개발 및 양산 된 영상 보안용 ISP(Image Signal Processor)제품이 특정 Application에 적용 되었 시 Crooss talk 발생으로 제품 성능 저하가 발생 되었으며, Substrate 내부 Plating line과 Capacitor 연결 방법 및 효율적인 Pattern 설계를 통하여, HD-SDI 신호 특성 특성을 개선한 제품 개발 및 양산	2019.3Q	2019.4Q	완료

영상보안용 ISP(Image Signal Processor)에 합금와이어(Pure Ag wire)를 적용한 2MCP 144B 패키지 개발	Sysitem IC chip과 memory chip으로 구성 된 ISP(Image Sensor Package)제품으로, 입,출력 신호를 고속 처리하여 곡선 영상을 잔상 없이 깨끗한 이미지를 출력 할 수 있는 특화된 기능이 추가 되었으며, 기존 Au wire에서 Ag wire 변경 적용을 통하여, 제조 원가를 크게 개선한 영상보안용 ISP 패키지 개발.	2019.3Q	2019.4Q	완료

60um SDBG 공정이 적용된 2-Die Stack 16Gb(8Gb LPDDR4x2) Ultra PC용 200B 패키지 개발	8Gb LPDDR4 2개로 Stack 구성된 MCP(Multi chip Package)제품이다. Ultra PC 적용되는 제품으로 Package 전체 두께가 0.9mm 수준이다. Mold cap Thickness가 0.43mm로 설계되었고, Chip Thickness도 1st 2nd 모두 60um로 매우 얇게 구성된다. SDBG(Stealth Dicing Before Grnding) 공법을 이용하여 매우 얇지만 chipping 발생이 없고, chip damage 및 crack 예방할수 있다. SDBG공법 적용으로 Blade sawing 한 chip대비하여 더 좋은 Chip 강도를 갖을 수 있다.	2019.4Q	2020.2Q	완료

3D NAND 128Gb와 10nx 8Gb LPDDR4 적용한 32GBROM/3GBRAM 보급형 254B(6Stack) eMCP 패키지 개발	128Gb 3D Nand flash 2개, 6Gb LPDDR4 4개 그리고 Controller chip으로 구성된 6eMCP(Embeded Multi-Chip Package) 제품이다. Mobile Dram을 Side by Side로 배치하고 그 위에 또 다시 Mobie Dram을 2단 적층하여 4개의 Mobile Dram을 배치하였고, Mid Dummy와 Nand Flash 2개를 계단식으로 적증한 제품이다. Controller chip을 Mobile Dram Side by Side 사이에 배치하여 Controller 공간을 줄임으로써 소형화된 모바일 기기에 적용할 수 있도록 설계한 제품이며 향후 고용량 PKG에 널리 활용될 수 있을 것으로 기대된다.	2019.4Q	2020.2Q	완료

3D NAND 256Gb와 10nx 8Gb LPDDR4 적용한 64GBROM/4GBRAM 보급형 254B(6Stack) eMCP 패키지 개발	Controller chip을 Mobile Dram Side by Side 사이에 배치하여 Controller 공간을 줄임으로써 소형화된 모바일 기기에 적용할 수 있도록 설계한 설계방식을 활용하여 3D NAND 256Gb 2개와 8Gb LPDDR4 2개를 적용한 6stack eMCP 제품이다. 기존 설계방식에 Mid Dummy를 제거함으로써 PKG Height를 줄였으며 수동소자를 제거하여 비용 절감을 하였다. 해당 제품의 설계 구조는 PKG Height 감소, 비용 절감, 추가 공간 확보등 Mobile 기기에 요구되는 고용량 소형화 PKG 개발에 적합하여 해당 제품 외에 High End 제품 개발에 지속적으로 적용 및 활용한 이점이 있다	2019.4Q	2020.3Q	완료

C2 타입 CPB(Cu Pillar Bump) Driver IC와 0.8x0.8 RGB LED를 적용한 사이니지용 LED-SIP 모듈 개발	C2 type의 Cu pillar bump적용 Drive IC가 적용 된 LED PKG/module로써, 사용자의 요구 환경에 따라, 크기를 무한대로 확장이 가능하고, Drive IC 및 PCB배선 설계 개선을 통하여 기존 제품 보다 성능을 향상 시킨 디지털 사이니지용 LED-SIP 모듈 개발.	2019.4Q	2020.2Q	완료

MUF(Mold UnderFill) 기술을 적용한 무선통신(WIFI)용 32LGA타입 SIP(System In Package) 패키지 개발	시스템 IC chip 과 X-tal 및 수동소자를 통합하여 집적화 시킨제품으로, MUF(Mold UnderFill)type 공법을 통하여 공정 단순화 및 축소된 면적만큼 메인보드 공간 확보가 가능함으로써, 휴대용 기기에 적용 가능한 무선WIFI용 32LGA타입 SIP(System In Package) 패키지 개발.	2019.4Q	2021.4Q	완료

C2 타입 CPB(Cu Pillar Bump) 62um Bump Height 320um SDBG 적용 8Gb DDR4 78B 플립칩 패키지 개발	기존 양산 중인 동일 C2타입 CPB를 동일하게 적용하였고, Bump height는 62um 제품이다. 단, 기존 DP(Die preparation) 공법이 Normal Back-grinding Saw공정이 아닌 SDBG(Stealth dicing before grinding)적용하여 chip crack 및 chipping에 보다 안정적인 품질향상이 기대되는 2세대 Flipchip BGA 제품이다.	2020.1Q	2020.1Q	완료

10nx 8Gb LPDDR4 Dumped Die를 적용한 200B DDP(16Gb)/QDP(32Gb) 패키지 개발	OQ(out of quality grade) Chip을 Waffle Tray에 Sorting하여 공급된 Dumped Die를 이용한 제품으로 DDP Chip Stack 방식을 도입하여 고용량 Mobile 향으로 PKG Design 하였다. DDP의 경우 Dumped Die의 Die Thickness가 여러 종류인 관계로 Mold cap thickness 0.43mm 안에서 다양한 조합으로 제품을 개발하여 시장에 양산 하였다.	2020.1Q	2020.3Q	완료

60um DBG 공법 적용한 4-Die Stack 32Gb(8Gb LPDDR4x4) 10x15_200B 패키지 개발	21나노급 8Gb LPDDR4 칩을 4단 적층하는 구조의 신규 제품이다. DBG(Dicing before grind)공법을 적용하여 Chip crack 및 top chipping 발생을 최소화한 제품이다. DA공정에서 MS(Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 예방한 특징이 있다. FBGA 200ball은 기존 양산 인프라를 동일하게 적용하였다.	2020.1Q	2020.2Q	완료

Sub 2D(QR)마킹 및 Dual Bin Sorting D/A공법 적용한 eMCP/POP제품 패키지 공정 개발	Memory wafer는 probe test가 완료되면 단일 chip기준으로 Good, NG die로 나뉘고, Good die 중 성능에 따라 SQ와 NQ grade로 구분된다. SQ grade chip은 NQ Grade chip보다 좋은 성능을 갖고 있는데, MCP(Multi Chip Package) 조립 할때 SQ와 NQ를 섞어서 조립할 경우Package 성능이 NQ die기준으로 하향 평준화되게 된다. 이점을 개선하기 위하여 D/A공정에서 SQ는 SQ끼리, NQ는 NQ끼리 Attach할 수 있는 Dual bin sorting D/A공법을 개발하였다. Dual bin sorting D/A공법을 적용하기 위하여 Die Attach 완료된 Chip Grade 이력관리가 필요하다. Chip정보 이력 관리를 위하여 Substrate 외각에 2D(QR) M/K 각인시키고, 개별 Substrate에 Substrate Map을 생성하여 Host에 저장한다. 이후 D/A설비에서 Vision을 통해 Sub. 2D(QR) M/K를 인식하여 1차 D/A진행한다. DA1 작업 완료된 Chip grade 정보를 Host로 update하고, DA2 이후 Dual bin 적용 모든 DA차수에서 Host로 부터 전달 받은 이전 DA차수 Submap data를 Loading하여 동일 Bin을 Attach한다. 이후 후공정이 완료되면 Dual bin적용 Sub. map data기준으로 Package singulation 공정에서 NQ와 SQ grade를 별도 Tray로 Bin sorting을 진행하고, SQ, NQ Lot구분하여 제품 조립을 완료 한다.	2020.1Q	2020.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/6GB RAM 8uMCP(UFS+LPDDR4)패키지 개발	eMCP 제품에 적용되는 Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG를 설계하였다. Fine Cu Pillar Bump Pitch(55um) 적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, Controller FCB후 Auto X-ray 전수 검사 공정을 추가하여 Controller FCB 불량에 대한 전수 선별이 가능함으로써 Controller FCB 불량에 기인한 제품 불량 예방이 가능하다. Controller FCB 적용을 통하여 지속적으로 요구되는 고용량 소형화 PKG 개발에 적합하며, uMCP용 FCB Line이 구축되어 해당 제품 외에 High End 제품 개발에 지속적으로 적용 및 활용 가능한 이점이 있다.	2020.2Q	2020.4Q	완료

60um SDBG 공정이 적용된 2-Die Stack 16Gb(8Gb LPDDR4x4) POP-TOP용 200B 패키지 개발	8Gb LPDDR4 2개로 Stack 구성된 POP-Top용 200B 패키지이다. SDBG(Stealth Dicing Before Grnding) 공법을 이용하여 Die Chipping 불량을 예방하였고, Normal sawing 대비 생성산을 추가 확보 하였다. Compression mold 적용으로 wire sweeping을 최소화 하여 안정적인 양산능력을 확보하였다.	2020.2Q	2020.3Q	완료

Dumped Die 8Gb LPDDR4를 적용한 4-Die Stack 32Gb(8Gb LPDDR4x4) 10x15 Body 200B 패키지 개발	OQ(out of quality grade) Chip을 Waffle Tray에 Sorting하여 공급된 Dumped Die를 이용한 제품으로 QDP Chip Stack 방식을 이용하여 고용량 Mobile 향으로 PKG Design 하였다. Die Thickness가 상이한 2가지 Type으로 개발하였다.	2020.2Q	2020.3Q	완료

AEC-Q100인증 Automotive향 8x10.5 Body 162B NAND MCP (4G Flash+4G RAM)패키지 개발	DRAM + Nand Flash로 구성 된 MCP(Multi Chip Package)제품으로 DRAM을 동일 die stack으로 추가 구성을 하여 용량을 증가 시키고, High level material 적용 및 전용 장비 적용을 통하여 공정 안정성과 제품 품질을 높여 차량용 반도체에 최적화 된 패키지 개발	2020.2Q	2020.3Q	완료

10나노2세대 60um SDBG 공정이 적용된 2-Die Stack 16Gb(8Gb LPDDR4x2) Mobile용 200B 패키지 개발	10나노 2세대 LPDDR4 Chip을 이용한 Dual die stack PoP 제품이다. SDBG(Stealth Dicing Before Grnding)공법을 적용하여 60um Die Thinkness를 확보하였고, 1차, 2차 Chip 모두 20um DAF(Die Adhesive Flim) 사용한 계단형 Die stack구조이다. Compression Mold를 적용 0.43T Mold Cap 형성하여 Nominal 0.9T의 200FBGA 초박형 Package로 개발하였다.	2020.3Q	2020.4Q	완료

SDBG 공정이 적용된 4-Die Stack 8GB8Gb 2CH 5G통신모듈용 254B 패키지 개발	4G Nand *2 + 4G LPDDR4*2 + Dummy 5MCP로 구성된 통신모듈용 패키지 이다. LPDDR4는 Side by side로 구성 되었으며 Dummy Die를 추가하여 Nand Die를 Stack으로 가능하게 설계 하였다. 이로 인해 Tunnel 형태로 구성 되어 Mold 진행 시 미충진으로 인한 Void 발생 가능성이 높아 안정적인 양산을 위해 Compression Mold를 적용 하였다.	2020.3Q	2021.1Q	완료

SDBG 6Gb LPDDR4를 적용한 4-Die Stack 24Gb(6Gb LPDDR4x4) Mobile용 200B 패키지 개발	6Gb LPDDR4 4개로 구성된 Mobile용 200B 패키지 이다. 4stack이 아닌 Side by Side 2stack으로 구성 함으로써, Die Attach와 Wire Bonding 공정에서 생산성을 추가 확보 하였으며 Wire Usage도 절감 되었다. SDBG(Stealth Dicing Before Grnding) 공법을 적용하여 Die Chipping 불량을 예방함으로써 안정적인 양산 능력을 확보 하였다.	2020.3Q	2021.1Q	완료

Mobile-PAM(전력증폭모듈)용 3x3 20LGA SiP(3Die+5Comp.) 패키지 개발	이동 통신용 기기의 전력 사용의 효율성과 송신부의 미약한 신호를 증폭시켜 안테나를 통해 기지국까지 송출하는 전력 증폭 모듈에 적용되는 Package로, PAM Chip(미약한 신호를 증폭하여 안테나로 송출하는 소자) 의 안정적인 신호 송출을 위하여, PCB와 die이 전기적 연결 접착제를 전도성 Ag-paste를 적용 하였으며, 조립 공정 진행 간 발생 할 수 있는 접착제 물성 변화에 안정적으로 대응 가능 한 도포 핀의 모양 및 방식을 적용한 패키지 개발.	2020.4Q	2021.2Q	완료

Mobile-PAM(전력증폭모듈)용 3x3 20LGA SiP(4Die+4Comp.) 패키지 개발	이동 통신용 기기의 전력 사용의 효율성과 송신부의 미약한 신호를 증폭시켜 안테나를 통해 기지국까지 송출하는 전력 증폭 모듈에 적용되는 Package로, 제품 품질 측면에서 IPD(Intelligent Power Device) chip를 추가하여 기존 제품 대비 품질 안정성 을 확보 하였으며, 조립 측면에서는 특정 I/O pin 의 Wire bonding Loop mode를 변경 적용 하여, 제품 성능을 개선 한 패키지 개발.	2020.4Q	2021.2Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/6GB RAM(10nx세대) 10단 uMCP(UFS+LPDDR4X)패키지 개발	기 개발된 C2 타입 CPB 플립칩 적용 8uMCP(UFS+LPDDR4X)에 Nand Flash 용량 상향 Version으로 TLC Nand Flash Die 2ea를 추가 적층하여 기 제품대비 2배 용량인 128GB를 구현 하였다. 또한 19nm 8Gb LPDDR4X 6ea를 적용하여 4,266Mbps 처리 속도를 구현하여 고용량 고속화를 요구하는 Mobile 고사양 시장제품에 적합하다	2021.1Q	2021.1Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/6GB RAM(10ny세대) 8단 uMCP(UFS+LPDDR4X)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG를 설계하였다. Fine Cu Pillar Bump Pitch(50um) 적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, 고용량 소형화 제품 및 High End Mobile 기기에 적합한 패키지 개발.	2021.1Q	2021.2Q	완료

10ny세대 60um SDBG 공정이 적용된 4-Die Stack 32Gb(8Gb LPDDR4x4) Mobile용 200B 패키지 개발	8Gb LPDDR4 4개로 구성된 200B 패키지 이다. Redistribution layer을 사용하여 Die 양쪽에 있는 Pad 중 한쪽을 Side로 변경 하였다. 이로 인해 DA 진행시 한번에 2stack 작업이 가능하다. 기존 Die attach Wire Bonding 4차수에서 2차수로 변경 되어 생산성 향상 및 인건비 절감에 이점이 있다. Compression mold 적용으로 wire sweeping을 최소화 하였으며 WBL Tape 10um 제품을 사용하여 Coplanarity에 최적화된 설계로 안정적인 양산 능력을 확보 하였다.	2021.1Q	2021.2Q	완료

32Gb(4GB) NAND+4Gb LPDDR4 적용한 8GBROM/1GBRAM 보급형 149B(4Stack) eMCP 패키지 개발	SMI Controller + 32Gb Nand Flash + 4Gb LPDDR4 X2 조합으로 구성된 eMCP 제품이다. 양산 F162 eMCP 제품 대비 LPDDR2에서 LPDDR4로 변경 되었고, PKG Size도 11.5 x 13mm에서 8.0x9.5mm로 축소 되었다. 기존 제품 대비 성능 향상 및 전력 이용 효율이 좋게 설계되어 소형화 제품에 강점을 보인다. 기존 개발 진행 및 양산 이력 있는 Die로 구성 되어 품질 Risk 없이 안정적인 양산을 기대할 수 있다.	2021.1Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 64GB ROM/6GB RAM(10ny세대) 7단 uMCP(UFS+LPDDR4)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG로 설계하였으며, 전압 조절 위해 PMIC(Power management IC)를 추가 적용하여, 고용량 소형화 제품 및 High End Mobile 기기에 적합한 패키지 개발.	2021.2Q	2021.4Q	완료

V5 256Gb 3D-Nand WF에 50um SDBG와 C-mold공정을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 128GB)	V5 256Gb 3D-Nand 4Stack 구조의 Multichip BGA Package이다. Max. 1.0mm Package 높이를 맞추기 위해 SDBG(Stealth Dicing Before Grind)공법을 적용 50um Thin die 구성하고, 20um DAF 모델로 적층하였다. Total 188EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고, Compression Molding 공법을 적용하여 170um Narrow Gap을 Encpasulation 진행하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고, 최종 Package sawing 후 12x18mm FBGA132 Package를 구성하였다.	2021.2Q	2021.3Q	완료

V5 512Gb 3D-Nand WF에 50um SDBG와 C-mold공정을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 256GB)	V5 512Gb 3D-Nand 4Stack 구조의 Multichip BGA Package이다. Max. 1.0mm Package 높이를 맞추기 위해 SDBG(Stealth Dicing Before Grind)공법을 적용 50um Thin die 구성하고, 20um DAF 모델로 적층하였다. Total 188EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고, Compression Molding 공법을 적용하여 170um Narrow Gap을 Encpasulation 진행하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고, 최종 Package sawing 후 12x18mm FBGA132 Package를 구성하였다.	2021.2Q	2021.3Q	완료

5G 통신용 High Speed Switching SPDT를 적용한 3x3-13LGA 패키지 개발	MACOM社 High Speed Swiching SPDT GaAs Wafer를 적용한 LGA Package 제품이다. Sawing 완료된 2.100x1.546mm Small die를 Epoxy 용액으로 Substrate와 접합하였다. Chip의 13개 I/O를 Wire bonding 방식으로 Substrate와 연결하고, Molding 공정으로 Encapsulation 진행하였다. 최종 0.6mm Lead Pitch의 3x3mm 13LGA Package 개발완료하였다.	2021.2Q	2021.2Q	완료

10yn 60um SDBG 공법 적용한 4-Die Stack 32Gb(8Gb LPDDR4x4) 10x15-F200 패키지 개발	OQ(out of quality grade) Chip을 Waffle Tray에 Sorting하여 공급된 Dumped Die를 이용한 제품으로 8Gb LPDDR4 4개로 구성된 200B 패키지 이다. Redistribution layer을 사용하여 Die 양쪽에 있는 Pad 중 한쪽을 Side로 변경 하였다. 이로 인해 DA 진행시 한번에 2stack 작업이 가능하다. 기존 Die attach Wire Bonding 4차수에서 2차수로 변경 되어 생산성 향상 및 인건비 절감에 이점이 있다. Compression mold 적용으로 wire sweeping을 최소화 하였으며 WBL Tape 10um 제품을 사용하여 Coplanarity에 최적화된 설계로 안정적인 양산 능력을 확보 하였다.	2021.3Q	2021.3Q	완료

12" Recon. Wafer을 적용한 2-Die Stack 16Gb(8Gb LPDDR4x2) 10x15_F200 패키지 개발	Micron社의 8Gb LPDDR4 Die를 Stack 으로 구성한 200B 패키지이다. Bare Wafer가 아니라 Tape에 Die Attach가 되어 있는 Recon. Wafer 형태로 제공 되어 Die preparation 공정 진행 없이, Die Attach 부터 진행이 가능하다.(DP공정이 완료된 상태로 Die가 제공되는 관계로 Die Thickness 및 WBL Tape의 Model을 변경할 수가 없음) 구조적으로 Film On Wire Tape이 적용되야 하므로 Mirror Die를 삽입 하였으며 5가지 두께 조합으로 개발 하였다.	2021.3Q	2021.3Q	완료

사무용 PC, 테블릿 PC용 보안 칩(암호화 칩) 적용된 10x10_144B 패키지 개발	고객 사에서 직접 설계한 보안 칩(MSOC2_3)을 적용한 Single Die Package 제품이다. 타사에서 12x12mm BGA로 개발 하였으나, 양산 목적으로 10x10mm으로 변경하여 기존 제품 대비 PKG Size에 대한 경쟁력을 강화 하였다. 기존 양산 Tool을 적용하여 별도 투자 없이 진행 하였으며 제품의 특성에 유리한 Au Wire를 적용 하여 개발 하였다. SDP PKG로 기술적으로 큰 Risk가 없어 안정적인 양산이 가능하다.	2021.3Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 64GB ROM/4GB RAM(10ny세대) 6단 uMCP(UFS+LPDDR4)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG로 설계하였으며, 전압 조절 위해 PMIC(Power management IC)를 추가 적용하여, 고용량 소형화 제품 및 고객 맞춤형 High End Mobile 기기에 적합한 패키지 개발.	2021.3Q	2021.3Q	완료

14nm 1286Gb 낸드플래시를 적용한 저용량 스토리지 패키지 개발 (UDP2.0 16GB)	SEC 14nm MLC 128Gb Nand Dump Die를 적용하여 16GB 저용량 UDP 2.0 패키지를 구현하였다. AU6989SN-TA Controller + Dump 128Gb Nand 조합의 1stack 제품으로 256Gb, 512Gb Dump Nand 파생 패키지 개발 가능하며 Dump Nand를 활용한 저용량, 저단가 UDP 제품 시장의 보급형 제품으로 자리 잡을 것으로 예상된다.	2021.3Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) + RDL(재배선) WF + 235um GAL공법 적용한 78ball DDR4 플립칩 패키지 개발	16m(나노) Tech의 RDL(재배선) Wafer에 CPB공정이 적용된 Flipchip 제품이다. Scribe line 60um로 GAL(Grinding After Laser)공정을 적용하여 235um 비교적 두꺼운 Si wafer에 대한 Laser sawing condition을 내부 2beam, 외부 1beam으로 Fine Tuning하여 분단성 품질 및 작업성을 확보하였다. 또한, Cavity vacumm molding system을 적용하여 EMC 충진성을 확보하였다. 고객 긴급 개발 요구사항으로 DOE/신뢰성 동시 평가진행을 통한 제품개발 일정을 단축하여, 21년 하반기 Flipchp BGA 주요제품으로 자리 잡을 것으로 예상된다.	2021.3Q	2021.3Q	완료

3D NAND 128Gb+10nx 12Gb LPDDR4 적용한 32GBROM/6GBRAM 보급형 254B(6Stack) eMCP 패키지 개발	128Gb 3D Nand flash 2개, 12Gb LPDDR4 4개 그리고 Controller chip으로 구성된 eMCP(Embeded Multi-Chip Package) 제품이다. Mobile Dram을 Side by Side로 2단 배치하고, Controller chip 양옆으로 Spacer die를 배치하여 최종적으로 상단에 Nand Flash 2개를 계단식으로 적층한 Dolmen 구조제품이다. 특히, Mobile 2chip Wire 상단에 Nand FOW(Fill Of Wire) Tape이 동시 penetration 되도록 최초 구조설계하여 Package 두께를 더욱 얇으면서 작업성과 신뢰성 모두를 만족하는 제품으로 개발하였다.	2021.3Q	2021.4Q	완료

C2 타입 CPB(Cu Pillar Bump) + RDL(재배선) WF + 170um SD공법 적용한 F78 DDR4 플립칩 패키지 개발	RDL(재배선) Wafer에 C2타입 CPB(Cu Pillar Bump)를 적용한 Flipchip BGA 제품이다. Wafer Scribe lane이 56um 협소한 제품으로 SDBG공법을 적용 Parameter 최적화를 진행하여 Chip 분단성을 확보하였다. Bump Height 62um이고, Mold Gap Height는 55um 수준으로 MUF공법을 적용하여 EMC 충진성 확보하였다. 고용량 16G DDR4 제품으로 22년 상반기의 Main Memory 제품으로 자리잡을것으로 예상된다.	2021.4Q	2021.4Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 32GB ROM/4GB RAM(10ny세대) 5단 uMCP(UFS+LPDDR4)패키지 개발	C2타입 CPB를 동일하게 적용하였고, Fine Cu Pillar Bump Pitch(50um) 적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, 고용량 소형화 제품에 접합한 고객 맞춤형 패키지 제품으로 기존 제품 대비하여 Nand die 두께 증가 및 하부 Dummy die를 제거하여, 제조 원가 및 구조적인 안정성을 확보한 제품 개발 및 양산.	2021.4Q	2021.4Q	완료

128Gb 3D-NAND와 FOD공법 적용한 16GB용량(128GbX1) 153B eMMC_5.1 패키지 개발	Nand와 Controller chip 조합의 eMMC 5.1 제품이다. Controller wafer 두께를 50um Thin wafer로 가공하고, Wire bonding공정 Loop height Max. 50um로 Setup하였다. 자사 최초 FOD(Fill OF Die) Type DAF를 적용하여 Nand DAF가 Controller chip과 Wire를 모두 감싸는 Stack 구조 2단 MCP(Multi Chip Package)이다. Nand Chip 2nd Die attach공정 시 1st Controller Chip Wire의 눌림과 Tape void 최소화 하기 위해 Bond Search speed Level를 최소수치로 setup 하였다. 향후 이제품과 같이 FOD DAF를 적용하여 Dummy die Skip 및 Wire usage를 최소화 할 수있는 Unit design 설계가 가능할 것으로 기대된다.	2021.4Q	2021.4Q	완료

Digital Audio 칩을 적용한 18x18 245Ball 패키지 개발	USB, SD Card, Nand Flash등 다양한 스토리지를 엑세스 할 수 있는 다중 형식 디지털 오디오 플레이어용 시스템 컨트롤러 및 디코더 컨트롤러 기능을 위해 설계된 System On Chip을 적용하여 18x18mm SDP 245 FBGA 패키지로 개발하였다. 다중 형식 디지털 오디오(MP3/WMA/Ogg/AAC-LC/AAC+/MUSICAM/BSAC) 디코딩, 온칩 SRAM 및 ROM, 다양한 오디오 인터페이스를 통합하며 디지털 오디오 디코딩, 파일 시스템 관리 및 시스템 제어에 필요한 제어 코드와 신호 처리의 조합을 위해 최적의 성능과 코드 밀도를 제공한다. 전력 소비가 적은 디지털 오디오 제품에 적합한 제품이다.	2021.4Q	-	진행중

마. 그밖에 투자의사결정에 필요한 사항 가. 지적재산권

출원일	등록번호 (출원번호)	등록일	구분	특허권자	특허내용

2004.07.14	(10-2004-0054644)	2006.09.21	등록	윈팩	이미지 센서용 패키지

2006.12.18	(10-2006-0129698)	2008.03.26	등록	윈팩	저장장치

2010.12.09	(10-2010-0125357)	2012.12.11	등록	윈팩	반도체 패키지

2011.03.07	(10-2011-0019980)	2012.11.28	등록	윈팩	패키지 모듈

2011.03.07	(10-2011-0019981)	2012.12.31	등록	윈팩	패키지 모듈

2011.03.07	(10-2011-0019982)	2012.11.28	등록	윈팩	패키지 모듈

2012.05.10	(10-2012-0049640)	2014.02.11	등록	윈팩	적층 반도체 패키지 및 그제조 방법

2012.05.11	(10-2012-0050332)	2014.02.11	등록	윈팩	적층 반도체 패키징

2014.04.29	(10-2014-0051340)	2015.10.28	등록	윈팩	칩 오픈 몰딩 패키지의 제조방법

2015.09.15	(10-2015-0130075)	2017.02.13	등록	윈팩	웨이퍼 재 구성 방법