윈팩 사업보고서 (2023.12)
6. 주요계약 및 연구개발활동

가.경영상의 주요계약보고서 기준일 현재 해당사항 없습니다.

나.연구개발 활동1) 연구개발 담당조직

2) 연구개발 인력 현황(단위 : 명)

직위	2023년 12월 31일 기준

연구위원	1

수석 연구원	11

책임 연구원	6

선임 연구원	4

연구원	8

합 계	30

3) 연구개발 비용(단위 : 천원)

구 분	2023년(제22기)	2022년(제21기)	2021년(제20기)

비용처리	제조원가	-	-	-

판관비	582,775	540,054	436,094

연구개발비용 합계	582,775	540,054	436,094

(매출액 대비 비율)	0.7%	0.4%	0.4%

주) 연구개발비용은 전액 비용처리함으로써 경상연구개발비로 계상되고 있습니다.

4) 연구개발 실적

연구과제	연구결과 및 기대효과	시작일	종료일	비고

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/6GB RAM(10nx세대) 10단 uMCP(UFS+LPDDR4X)패키지 개발	기 개발된 C2 타입 CPB 플립칩 적용 8uMCP(UFS+LPDDR4X)에 Nand Flash 용량 상향 Version으로 TLC Nand Flash Die 2ea를 추가 적층하여 기 제품대비 2배 용량인 128GB를 구현 하였다. 또한 19nm 8Gb LPDDR4X 6ea를 적용하여 4,266Mbps 처리 속도를 구현하여 고용량 고속화를 요구하는 Mobile 고사양 시장제품에 적합하다	2021.1Q	2021.1Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/6GB RAM(10ny세대) 8단 uMCP(UFS+LPDDR4X)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG를 설계하였다. Fine Cu Pillar Bump Pitch(50um) 적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, 고용량 소형화 제품 및 High End Mobile 기기에 적합한 패키지 개발.	2021.1Q	2021.2Q	완료

10ny세대 60um SDBG 공정이 적용된 4-Die Stack 32Gb(8Gb LPDDR4x4) Mobile용 200B 패키지 개발	8Gb LPDDR4 4개로 구성된 200B 패키지 이다. Redistribution layer을 사용하여 Die 양쪽에 있는 Pad 중 한쪽을 Side로 변경 하였다. 이로 인해 DA 진행시 한번에 2stack 작업이 가능하다. 기존 Die attach Wire Bonding 4차수에서 2차수로 변경 되어 생산성 향상 및 인건비 절감에 이점이 있다. Compression mold 적용으로 wire sweeping을 최소화 하였으며 WBL Tape 10um 제품을 사용하여 Coplanarity에 최적화된 설계로 안정적인 양산 능력을 확보 하였다.	2021.1Q	2021.2Q	완료

32Gb(4GB) NAND+4Gb LPDDR4 적용한 8GBROM/1GBRAM 보급형 149B(4Stack) eMCP 패키지 개발	SMI Controller + 32Gb Nand Flash + 4Gb LPDDR4 X2 조합으로 구성된 eMCP 제품이다. 양산 F162 eMCP 제품 대비 LPDDR2에서 LPDDR4로 변경 되었고, PKG Size도 11.5 x 13mm에서 8.0x9.5mm로 축소 되었다. 기존 제품 대비 성능 향상 및 전력 이용 효율이 좋게 설계되어 소형화 제품에 강점을 보인다. 기존 개발 진행 및 양산 이력 있는 Die로 구성 되어 품질 Risk 없이 안정적인 양산을 기대할 수 있다.	2021.1Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 64GB ROM/6GB RAM(10ny세대) 7단 uMCP(UFS+LPDDR4)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG로 설계하였으며, 전압 조절 위해 PMIC(Power management IC)를 추가 적용하여, 고용량 소형화 제품 및 High End Mobile 기기에 적합한 패키지 개발.	2021.2Q	2021.4Q	완료

V5 256Gb 3D-Nand WF에 50um SDBG와 C-mold공정을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 128GB)	V5 256Gb 3D-Nand 4Stack 구조의 Multichip BGA Package이다. Max. 1.0mm Package 높이를 맞추기 위해 SDBG(Stealth Dicing Before Grind)공법을 적용 50um Thin die 구성하고, 20um DAF 모델로 적층하였다. Total 188EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고, Compression Molding 공법을 적용하여 170um Narrow Gap을 Encpasulation 진행하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고, 최종 Package sawing 후 12x18mm FBGA132 Package를 구성하였다.	2021.2Q	2021.3Q	완료

V5 512Gb 3D-Nand WF에 50um SDBG와 C-mold공정을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 256GB)	V5 512Gb 3D-Nand 4Stack 구조의 Multichip BGA Package이다. Max. 1.0mm Package 높이를 맞추기 위해 SDBG(Stealth Dicing Before Grind)공법을 적용 50um Thin die 구성하고, 20um DAF 모델로 적층하였다. Total 188EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고, Compression Molding 공법을 적용하여 170um Narrow Gap을 Encpasulation 진행하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고, 최종 Package sawing 후 12x18mm FBGA132 Package를 구성하였다.	2021.2Q	2021.3Q	완료

5G 통신용 High Speed Switching SPDT를 적용한 3x3-13LGA 패키지 개발	MACOM社 High Speed Swiching SPDT GaAs Wafer를 적용한 LGA Package 제품이다. Sawing 완료된 2.100x1.546mm Small die를 Epoxy 용액으로 Substrate와 접합하였다. Chip의 13개 I/O를 Wire bonding 방식으로 Substrate와 연결하고, Molding 공정으로 Encapsulation 진행하였다. 최종 0.6mm Lead Pitch의 3x3mm 13LGA Package 개발완료하였다.	2021.2Q	2021.2Q	완료

10yn 60um SDBG 공법 적용한 4-Die Stack 32Gb(8Gb LPDDR4x4) 10x15-F200 패키지 개발	OQ(out of quality grade) Chip을 Waffle Tray에 Sorting하여 공급된 Dumped Die를 이용한 제품으로 8Gb LPDDR4 4개로 구성된 200B 패키지 이다. Redistribution layer을 사용하여 Die 양쪽에 있는 Pad 중 한쪽을 Side로 변경 하였다. 이로 인해 DA 진행시 한번에 2stack 작업이 가능하다. 기존 Die attach Wire Bonding 4차수에서 2차수로 변경 되어 생산성 향상 및 인건비 절감에 이점이 있다. Compression mold 적용으로 wire sweeping을 최소화 하였으며 WBL Tape 10um 제품을 사용하여 Coplanarity에 최적화된 설계로 안정적인 양산 능력을 확보 하였다.	2021.3Q	2021.3Q	완료

12" Recon. Wafer을 적용한 2-Die Stack 16Gb(8Gb LPDDR4x2) 10x15_F200 패키지 개발	Micron社의 8Gb LPDDR4 Die를 Stack 으로 구성한 200B 패키지이다. Bare Wafer가 아니라 Tape에 Die Attach가 되어 있는 Recon. Wafer 형태로 제공 되어 Die preparation 공정 진행 없이, Die Attach 부터 진행이 가능하다.(DP공정이 완료된 상태로 Die가 제공되는 관계로 Die Thickness 및 WBL Tape의 Model을 변경할 수가 없음) 구조적으로 Film On Wire Tape이 적용되야 하므로 Mirror Die를 삽입 하였으며 5가지 두께 조합으로 개발 하였다.	2021.3Q	2021.3Q	완료

사무용 PC, 테블릿 PC용 보안 칩(암호화 칩) 적용된 10x10_144B 패키지 개발	고객 사에서 직접 설계한 보안 칩(MSOC2_3)을 적용한 Single Die Package 제품이다. 타사에서 12x12mm BGA로 개발 하였으나, 양산 목적으로 10x10mm으로 변경하여 기존 제품 대비 PKG Size에 대한 경쟁력을 강화 하였다. 기존 양산 Tool을 적용하여 별도 투자 없이 진행 하였으며 제품의 특성에 유리한 Au Wire를 적용 하여 개발 하였다. SDP PKG로 기술적으로 큰 Risk가 없어 안정적인 양산이 가능하다.	2021.3Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 64GB ROM/4GB RAM(10ny세대) 6단 uMCP(UFS+LPDDR4)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG로 설계하였으며, 전압 조절 위해 PMIC(Power management IC)를 추가 적용하여, 고용량 소형화 제품 및 고객 맞춤형 High End Mobile 기기에 적합한 패키지 개발.	2021.3Q	2021.3Q	완료

14nm 1286Gb 낸드플래시를 적용한 저용량 스토리지 패키지 개발 (UDP2.0 16GB)	SEC 14nm MLC 128Gb Nand Dump Die를 적용하여 16GB 저용량 UDP 2.0 패키지를 구현하였다. AU6989SN-TA Controller + Dump 128Gb Nand 조합의 1stack 제품으로 256Gb, 512Gb Dump Nand 파생 패키지 개발 가능하며 Dump Nand를 활용한 저용량, 저단가 UDP 제품 시장의 보급형 제품으로 자리 잡을 것으로 예상된다.	2021.3Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) + RDL(재배선) WF + 235um GAL공법 적용한 78ball DDR4 플립칩 패키지 개발	16m(나노) Tech의 RDL(재배선) Wafer에 CPB공정이 적용된 Flipchip 제품이다. Scribe line 60um로 GAL(Grinding After Laser)공정을 적용하여 235um 비교적 두꺼운 Si wafer에 대한 Laser sawing condition을 내부 2beam, 외부 1beam으로 Fine Tuning하여 분단성 품질 및 작업성을 확보하였다. 또한, Cavity vacumm molding system을 적용하여 EMC 충진성을 확보하였다. 고객 긴급 개발 요구사항으로 DOE/신뢰성 동시 평가진행을 통한 제품개발 일정을 단축하여, 21년 하반기 Flipchp BGA 주요제품으로 자리 잡을 것으로 예상된다.	2021.3Q	2021.3Q	완료

3D NAND 128Gb+10nx 12Gb LPDDR4 적용한 32GBROM/6GBRAM 보급형 254B(6Stack) eMCP 패키지 개발	128Gb 3D Nand flash 2개, 12Gb LPDDR4 4개 그리고 Controller chip으로 구성된 eMCP(Embeded Multi-Chip Package) 제품이다. Mobile Dram을 Side by Side로 2단 배치하고, Controller chip 양옆으로 Spacer die를 배치하여 최종적으로 상단에 Nand Flash 2개를 계단식으로 적층한 Dolmen 구조제품이다. 특히, Mobile 2chip Wire 상단에 Nand FOW(Fill Of Wire) Tape이 동시 penetration 되도록 최초 구조설계하여 Package 두께를 더욱 얇으면서 작업성과 신뢰성 모두를 만족하는 제품으로 개발하였다.	2021.3Q	2021.3Q	완료

C2 타입 CPB(Cu Pillar Bump) + RDL(재배선) WF + 170um SD공법 적용한 F78 DDR4 플립칩 패키지 개발	RDL(재배선) Wafer에 C2타입 CPB(Cu Pillar Bump)를 적용한 Flipchip BGA 제품이다. Wafer Scribe lane이 56um 협소한 제품으로 SDBG공법을 적용 Parameter 최적화를 진행하여 Chip 분단성을 확보하였다. Bump Height 62um이고, Mold Gap Height는 55um 수준으로 MUF공법을 적용하여 EMC 충진성 확보하였다. 고용량 16G DDR4 제품으로 22년 상반기의 Main Memory 제품으로 자리잡을것으로 예상된다.	2021.4Q	2021.4Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 32GB ROM/4GB RAM(10ny세대) 5단 uMCP(UFS+LPDDR4)패키지 개발	C2타입 CPB를 동일하게 적용하였고, Fine Cu Pillar Bump Pitch(50um) 적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, 고용량 소형화 제품에 접합한 고객 맞춤형 패키지 제품으로 기존 제품 대비하여 Nand die 두께 증가 및 하부 Dummy die를 제거하여, 제조 원가 및 구조적인 안정성을 확보한 제품 개발 및 양산.	2021.4Q	2021.4Q	완료

128Gb 3D-NAND와 FOD공법 적용한 16GB용량(128GbX1) 153B eMMC_5.1 패키지 개발	Nand와 Controller chip 조합의 eMMC 5.1 제품이다. Controller wafer 두께를 50um Thin wafer로 가공하고, Wire bonding공정 Loop height Max. 50um로 Setup하였다. 자사 최초 FOD(Fill OF Die) Type DAF를 적용하여 Nand DAF가 Controller chip과 Wire를 모두 감싸는 Stack 구조 2단 MCP(Multi Chip Package)이다. Nand Chip 2nd Die attach공정 시 1st Controller Chip Wire의 눌림과 Tape void 최소화 하기 위해 Bond Search speed Level를 최소수치로 setup 하였다. 향후 이제품과 같이 FOD DAF를 적용하여 Dummy die Skip 및 Wire usage를 최소화 할 수있는 Unit design 설계가 가능할 것으로 기대된다.	2021.4Q	2021.4Q	완료

Digital Audio 칩을 적용한 18x18 245Ball 패키지 개발	USB, SD Card, Nand Flash등 다양한 스토리지를 엑세스 할 수 있는 다중 형식 디지털 오디오 플레이어용 시스템 컨트롤러 및 디코더 컨트롤러 기능을 위해 설계된 System On Chip을 적용하여 18x18mm SDP 245 FBGA 패키지로 개발하였다. 다중 형식 디지털 오디오(MP3/WMA/Ogg/AAC-LC/AAC+/MUSICAM/BSAC) 디코딩, 온칩 SRAM 및 ROM, 다양한 오디오 인터페이스를 통합하며 디지털 오디오 디코딩, 파일 시스템 관리 및 시스템 제어에 필요한 제어 코드와 신호 처리의 조합을 위해 최적의 성능과 코드 밀도를 제공한다. 전력 소비가 적은 디지털 오디오 제품에 적합한 제품이다.	2021.4Q	2022.1Q	완료

10nm-3세대 60um SDBG 공정이 적용된 8-Die Stack 96Gb(12Gb LPDDR5x8) Mobile용 496B 패키지 개발	10나노급 12Gb LPDDR5 칩을 8단 적층하는 구조의 신규 제품으로 SDBG(Stealth Dicing before grind)공법을 적용하여, 분단성 및 Chip crack 발생을 최소화하였다. FBGA 496ball 신규 인프라를 확보하여 개발 하였으며, DA공정에서 4단 FMS(Full Auto Multi Step)Kit 적용하여 NFC crack / Pick-up성을 확보 및 최적 구조 설계를 통하여 고온 Wapage 편차를 최소화한 제품이다	2022.1Q	2022.2Q	완료

10nm-3세대 150um SDBG 공정이 적용된 2-Die Stack 24Gb(12Gb LPDDR4x2) Mobile용 200B 패키지 개발	10나노급 12Gb LPDDR4 칩을 2단 적층하는 구조의 신규 제품이다. SDBG(Stealth Dicing before grind)공법을 적용하여 Chip crack 및 Top chipping 발생을 최소화한 제품으로, DA공정에서 FMS(Full Auto Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 예방한 특징이 있다. FBGA 200ball은 기존 양산 인프라를 동일하게 적용하였다.	2022.1Q	2022.2Q	완료

14nm 256Gb 낸드플래시를 적용한 USB용 스토리지 패키지 개발 (UDP2.0 32GB)	SEC 14nm MLC 128Gb Nand Dump Die를 적용한 16GB 저용량 UDP 2.0 패키지에 파생 제품으로 256Gb Nand Dump Die를 적용하여 용량을 상승시켰다. Dump Nand를 활용하여 저용량, 저단가 UDP 제품 시장의 보급형 제품으로 자리 잡을 것으로 예상된다.	2022.1Q	2022.1Q	완료

14nm 5126Gb 낸드플래시를 적용한 USB용 스토리지 패키지 개발 (UDP2.0 64GB)	SEC 14nm MLC 128Gb Nand Dump Die를 적용한 16GB 저용량 UDP 2.0 패키지에 파생 제품으로 512Gb Nand Dump Die를 적용하여 용량을 상승시켰다. Dump Nand를 활용하여 저용량, 저단가 UDP 제품 시장의 보급형 제품으로 자리 잡을 것으로 예상된다.	2022.1Q	2022.1Q	완료

SM2736 Controller 적용 3-Die embeded Stack(64Gb+8Gb) 5G통신모듈용 254B 패키지 개발	SM2736 Controller를 적용한 eMCP 제품이다. DRAM을 Side by Side구조로 배치하여 용량을 상승 시켰다. 위에 Nand Die Fow Tape 60um 적용하여 Tunnel 형태로 설계하고 EMC 미충진 Risk를 제거 하기 위해 C-Mold를 적용 하였다. PKG 기준, 우측 부분 Controller 외 Die가 없어 Warpage Risk가 우려 되었으나(Mirror Die 삽입을 검토) Ball이 PKG 안쪽으로 위치해 있어 큰 영향성은 없을것으로 판단하여 개발 하였다. Build 진행 결과 Coplanarity 특이 사항 없음을 확인 하였다.	2022.1Q	2022.1Q	완료

C2 타입 CPB(Cu Pillar Bump) + RDL_WF + 125um SD공법 적용한 F82 DDR5 플립칩 패키지 개발	RDL(재배선) Wafer에 C2 Type CPB공정이 적용된 Flipchip 제품이다. GAL(Grinding After Laser)공정을 적용하여 Wafer Thickness 120um 의 Chip 분단성을 확보하였다. 기존 F/C 제품과 동일하게 MUF(Molded Underfill)공법을 적용하여 CPB 충진성 및 작업성을 만족시켰다. DDR5 1세대 제품으로 2022년 하반기부터 주력 양산 제품으로 자리 잡을 것으로 예상된다.	2022.2Q	2022.3Q	완료

10nm-2세대 60um SDBG 공정이 적용된 4-Die Stack 32Gb(8Gb LPDDR5x4) Mobile용 315B 패키지 개발	10나노급 32Gb LPDDR5 칩을 4단 적층하는 구조의 신규 제품이다. SDBG(Stealth Dicing before grind)공법을 적용하여 Chip crack 및 Top chipping 발생을 최소화한 제품으로, DA공정에서 FMS(Full Auto Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 예방한 특징이 있다. PoP Top Pakcage FBGA200 후속 Version으로 Ball Array FBGA315 규격의 Solder ball mount공정 신규 Setup하였으며, Module 실장 Simulation data인 고온 Warpage 검증 결과 양호한 결과값을 확인하였다.	2022.2Q	2022.3Q	완료

10nm-2세대 60um SDBG 공정이 적용된 2-Die Stack 16Gb(8Gb LPDDR5x2) Mobile용 315B 패키지 개발	10나노급 32Gb LPDDR5 칩을 2단 적층하는 구조의 신규 제품이다. SDBG(Stealth Dicing before grind)공법을 적용하여 Chip crack 및 Top chipping 발생을 최소화한 제품으로, DA공정에서 FMS(Full Auto Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 예방한 특징이 있다. PoP Top Pakcage FBGA200 후속 Version으로 Ball Array FBGA315 규격의 Solder ball mount공정 신규 Setup하였으며, Module 실장 Simulation data인 고온 Warpage 검증 결과 양호한 결과값을 확인하였다.	2022.2Q	2022.3Q	완료

10nm-4세대 60um SDBG 공정이 적용된 4-Die Stack 32Gb(8Gb LPDDR5x4) Mobile용 200B 패키지 개발	10나노급 32Gb LPDDR5 칩을 4단 적층하는 구조의 신규 제품이다. SDBG(Stealth Dicing before grind)공법을 적용하여 Chip crack 및 Top chipping 발생을 최소화한 제품으로, DA공정에서 FMS(Full Auto Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 예방한 특징이 있다. FBGA 200ball은 기존 양산 인프라를 동일하게 적용하였다.	2022.2Q	2022.3Q	완료

Dumped Die NAND를 이용한 16GB용량(128GbX1) 153B eMMC_5.1 패키지 개발	Nand와 Controller chip 조합의 eMMC 5.1 제품으로 128Gb Nand를 적용하여 고용량을 요구하는 모바일 기기 저장 장치에 적합한 제품을 개발하였다. AS2726 Controller + Dump SEC MLC 128Gb Nand 조합의 1stack 제품으로 11.5x13.0mm PKG Size를 구현하기 위해 Dummy Die 2ea를 Nand Die 아래 위치하는 구조 채택 하였으며, Dummy Die 사이 공간에 Controller를 배치하였다. Tunel 구조 EMC 충진성 확보를 위해 Compression Mold 적용하였다. 256Gb, 512Gb Dump Nand를 적용한 고용량 파생 패키지 개발 가능하며 고용량 eMMC 제품으로 자리 잡을 것으로 예상된다.	2022.2Q	2022.3Q	완료

SM2735 Controller 적용 3-Die embeded Stack(64Gb+8Gb) Automotive통신모듈용 162B 패키지 개발	SM2736 Controller를 적용한 eMCP 제품이다. DRAM이 2stack으로 Nand위에 배치되는 구조이며, Overhang이 약 870um 있어 Die Crack을 방지하기 위해 DRAM 1차 100+20um / DRAM 2차 70+60um로 제품 설계를 진행 하였다. Nand Loop 구현시 역방향 간섭 해소를 위해 Nand pad to dram 250um를 확보 하였다. 유사 제품 진행 이력을 근거로 큰 특이사항없이 개발 가능 할것으로 판단 된다.	2022.2Q	2022.3Q	완료

팔라듐 코팅 구리(PdCu) 와이어를 적용한 16x16 120LQFP 패키지 개발 (Consumer_MCU용)	생활가전제품에 적용되는 MCU로 16x16mm 120LQFP 패키지로 구현한 제품이다. 팔라듐 코팅 구리(PdCu) 와이어와 Stamped Leadframe을 적용 하였으며 50um Die Pad와 62um Die Pad Pitch를 반영하여 0.8mil Wire를 채택하여 W/B 공정을 설계하였다. 고사양과 저사양 모두 만족시킬 수 있는 중간 사양의 제품으로 생활가전제품의 메인유닛, 인버터, 디스플레이 MCU 시장에 메인제품으로 공급될 것으로 예상된다	2022.3Q	2023.2Q	완료

구동채널확대(48CH>120CH) 구현을 위해 DDP공법+6LYR PCB를 적용한 uLED Driver IC용 241B FBGA 패키지 개발	Micro LED Driver를 적용한 3MCP 제품이다. 기존에는 Driver를 1chip만 적용 하였으나 채널 확대를 위해 2chip을 적용하여 신규 개발하는 제품이다. 중첩되는 Wire가 있어 Low Loop 구현이 불가하여 FOW Tape이 아니라 Dummy Die를 삽입하여 3MCP로 제품 설계 하였다. 이로 인해 Overhang이 발생하여 Die Crack Risk가 존재 한다. PCB는 Trace에 흐르는 전류에 부하를 견딜수 있게 설계하여 6Layer 0.36T로 제작 예정이다. PCB가 두꺼워 Warpage Risk가 예상되며 진행 이력이 많지 않아 전 공정 품질 점검이 중요한 제품이다.	2022.3Q	2023.2Q	완료

10nm-2세대 60um SDBG 공정이 적용된 8-Die Stack 64Gb(8Gb LPDDR5x8) Mobile용 496B 패키지 개발	10나노급-2세대 8Gb LPDDR5 칩을 8단 적층하는 구조의 신규 제품으로 SDBG(Stealth Dicing before grind)공법을 적용하여, 조립 진행 간 발생하는 공정 stress를 최소화하였다. FBGA 496ball 신규 인프라를 확보하여 개발 하였으며, DA공정에서 4단 FMS(Full Auto Multi Step)Kit 적용하여 NFC crack / Pick-up성을 확보 및 최적 구조 설계를 통하여 고온 Wapage 편차를 최소화한 제품이다	2022.3Q	2022.4Q	완료

C2 타입 CPB(Cu Pillar Bump) 플립칩 Controller를 적용한 128GB ROM/8GB RAM(10nm 4세대) 10단 uMCP(UFS+LPDDR4)패키지 개발	Controller Wire Bonding을 Flipchip Bond로 대체하여 Controller와 Nand 사이에 신호 안정성 및 PKG 공간 확보를 통한 고용량 제품에 적합 uMCP PKG 제품으로. Fine Cu Pillar Bump Pitch적용된 Controller Bumped Wafer 적용 및 CUF(Cu piller Under Fill) 공법을 적용한 PKG 구조를 적용하였으며, 고용량 소형화 제품 및 High End Mobile 기기에 적합한 패키지 개발.	2022.3Q	2023.2Q	완료

10nm-4세대 60um SDBG 공법이 적용된 2-Die Stack 16Gb(8Gb LPDDR4x2) Mobile용 315B 패키지 개발	10나노급-4세대 32Gb LPDDR5 칩을 4단 적층하는 구조의 신규 제품이다.DA공정에서 FMS(Full Auto Multi Step) Kit 적용하여 NFC crack을 포함한 미세 crack을 사전 차단 하였으며. PoP Top Pakcage FBGA200 후속 Version으로 Ball Array FBGA315 규격의 Solder ball mount공정 신규 Setup하였으며, 최적 구조 설계를 통하여 구조적인 안정성을 확보한 제품이다.	2022.3Q	2022.4Q	완료

C2 타입 CPB(Cu Pillar Bump) + Amstrong_WF + (PBG SKIP)150um SD공법 F82 DDR5 플립칩 패키지 개발	C2타입 CPB(Cu Pillar Bump) 적용된 16Gb DDR5 Flipchip Package 제품이다. GAL(Grinding After Laser)공법을 동일 적용하였으나, Wafer 반사율 측정을 통해 전처리 Pre-grinding 공정을 Skip하여 Back-grinding 생산성 Loss를 최소화하였다. Die thickness 150um / Mold Top margin 210um 제품구조로 MUF(MUF(Mold Under-Fill)공법적용 Bump gap 충진성을 확보하였다. 향후 DDR5 주력 양산 제품으로 자리잡을 것으로 기대된다.	2022.3Q	2022.3Q	완료

260um GAL공정이 적용된 2-Die Stack 8Gb(4Gb LPDDR4x2) Mobile용 200B 패키지 개발	8Gb LPDDR4 2개 Chip을 Side by side 구조로 구성한 7.5x13.8mm Size 200FBGA Package 제품이다. Chip 두께 260um로 GAL(Grinding After Laser)공정에서 3Beam Laser parameter setting 통한 분단성 확보하였다. GAL공법 적용된 Die thickness 200um이상의 최초 개발 제품으로 Die attach공정의 Chip간 간격 확보를 통해 Chip간의 간섭을 최소화 하여 Corner crack을 예방하였다. Mold thickness 550um로 Compression mold 적용을 통해 Wire sweeping 및 Package 두께 편차를 최소화한 Mobile Package 제품이다.	2022.3Q	2022.3Q	완료

170um GAL공정이 적용된 2-Die Stack 48Gb(24Gb LPDDR4x2) Mobile용 200B 패키지 개발	24Gb LPDDR4 2개 Chip을 Side by side 구조로 구성한 10x15mm Size 200FBGA Package 제품이다. Chip 두께 170um로 GAL(Grinding After Laser)공정에서 3Beam Laser parameter setting 통한 분단성 확보하였다. 삼성 Kepler 24Gb XM-ver Wafer 특성이 GAL 살란에 취약하여 Laser power 마진평가를 통해 GAL Parameter optimize 진행하였다. Mold thickness 500um로 Compression mold적용하였고, Norminal 0.9mm Thin Mobile Package 제품이다.	2022.3Q	2022.4Q	완료

WB 타입_Controller를 적용한 32GB ROM/6GB RAM(10nm_3세대) 8단 eMCP(eMMC+LPDDR4)패키지 개발	기존 양산중인 9eMCP F254 Mobile 후속 Tech 제품으로 개발되었다. 8eMCP 제품으로 Controller Die 1EA, Mobile die 2EA, Space Mirror die 3EA, Nand die 2EA 구성된 MCP(Multi Chip Package)이다. 24Gb Mobile LPDDR4 Chip 2ea, Controller chip 1ea 그리고 Controller의 상/하 Mirror chip 2EA로 하단을 구성하고, 그위 FOW(Fill of Wire)이용 Mirror die 1ea와 Nand Chip 2ea를 적층 시킨 Doleman 구조의 제품이다. Nand chip은 Die crack 예방을 위하여 Die attach공정에서 FMS(Full auto Multi Step) Kit를 적용하였고, Compression mold 적용을 통해 Doleman 구조의 Narrow Gap 충진성을 확보 Void 불량을 예방하였다.	2022.3Q	2022.3Q	완료

WB 타입_Controller를 적용한 128GB ROM/12GB RAM(10nm_3세대) 12단 uMCP(UFS+LPDDR4)패키지 개발	Mobile 6ea, Controller 1ea, Nand 2ea, Space Mirror 3ea로 구성된 12단 uMCP package이다. Mobile, Cotroller, Mirror Chip 상단에 Nand chip이 Stack되는 Doleman 구조 MCP 제품이다. Mobile, Nand wafer는 각각 50um, 35um로 GAL공정을 적용하여 Chip crack 및 Chipping을 최소화 하였고, Mold Top margin 확보를 위하여 Nand chip 5um DAF가 적용된 High tech제품이다. 5um DAF는 Particle에 취약하기때문에 B/G공정 습식 집진기를 추가 적용하여 Dry polishing 시 발생되는 미세 분진을 제거 미세 Particle을 최소화 하였다. 해당 제품 인증을 통해 라인현장 Paticle 관리 수준이 Upgrade 될 것으로 예상되며, 향후 Thin die, High stack 제품 확대가 기대된다.	2022.3Q	2022.4Q	완료

V7 512Gb 3D-Nand WF에 50um SDBG와 C-mold공정을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 256GB)	V7 512Gb 3D-Nand 4Stack 구조의 Multichip BGA Package이다. 8Stack 구조의 고용량 제품까지 고려하여 PKG 높이를 기존제품 Max.1.0mm에서 Max.1.16mm로 상향 반영하였다. Total 214EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고 Tunel 영역 Narrow Gap Filling을 위해 Compression Molding 공법을 적용하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고 12x18mm FBGA132 POD를 적용 하였으며 DDP, QDP, ODP 공용 Substrate Design 적용하여 시장이 요구하는 용량에 따라 제품 생산이 가능하도록 제품 설계 반영하였다.	2022.4Q	2023.2Q	완료

16nm_FET_32GbNAND를 이용한 저용량 임베디드 스토리지 153B eMMC_5.1_STD POD패키지 개발	Nand와 Controller chip 조합의 eMMC 5.1 저용량 제품으로 Controller와 Nand Die를 Side by Side로 배치하여 하였다. Controller와 Nand Flash Memory가 패키지로 통합된 eMMC 5.1 국제 규격화 된 패키지로 스마트폰, 태블릿 PC의 부품으로 주로 사용된다. Nand Flash 4GB(32Gb) 저용량으로 초기 개발 하였으며 향후 8GB~128GB까지 제품 개발 예상된다.	2022.4Q	2023.4Q	완료

10nm-3세대 PKG_RDL공법 적용Wafer를 100um SDBG 공법 적용한 2-Die Stack 32Gb(16Gb DDR4x2) HPC용 96B 패키지 개발	고성능 컴퓨팅(HPC, High Performance Computing) 환경에 적합한 차세대 메모리 제품으로, 10nm-3세대 PKG_RDL공법 적용 Wafer를 사용하였으며, Au-Bond Pad에 최적화된 Wire boding para.를 적용하여 접합 계면 면적을 확보 하였다. Die 면적 대비 협소한 구조적인 취약점으로 보완하기 위하여 Mold공정 다단 Clamp 방식으로 적용하여 품질 / 신뢰성을 확보한 제품이다.	2022.4Q	2022.1Q	완료

C2 타입 CPB(Cu Pillar Bump) + (Inline)RDL_WF + 170um SD공법 적용한 F78 DDR4 플립칩 패키지 개발	RDL(Redistribution layer_재배선) Wafer에 C2타입 CPB(Cu Pillar Bump)를 적용한 Flipchip BGA 제품이다. Wafer Scribe lane이 56um 협소한 제품으로 SDBG공법을 적용 Parameter 최적화를 진행하여, Chip간 분단성을 확보 하였으며, EMC물성 변경 적용을 하여 기존 제품 대비 MUF(Mold Under Fill)이후 진행 되는 Cure공정을 Skip함으로써 공정 단순화 및 제조 원가를 감소 시킨 제품이다.	2022.4Q	2023.3Q	완료

C2 타입 CPB(Cu Pillar Bump) + (Inline)RDL_WF + 150um GAL공법 적용한 F82 DDR5 플립칩 패키지 개발	C2타입 CPB(Cu Pillar Bump) 적용된 16Gb DDR5 Flipchip Package 제품이다. GAL(Grinding After Laser)공정을 적용한 Chip 두께 150um, Mold Body 두께 390um 적용하여 가로10mm, 세로11mm, 높이 1.0mm 82FBGA(Fine Ball Grid Array) Package이다. Flipchip공정에선 JIG 타입 작업 방식을 채택하여 Bump Non-Wet 공정불량을 최소하였다. 또한, 기존의 Substrate Density를 110EA에서 132EA로 20% 증가 시켜 생산효율을 높였으나, Substrate Design 개선 및 Mold공정 Parameter 최적화를 통해 기존과 동등한 품질 및 신뢰성을 확보하였다.	2023.1Q	2023.3Q	완료

7세대 512Gb_V-NAND와 Controller_ FCB-Deflux-UDF공법을 적용한 고용량 256GB(512GbX4) 임베디드 UFS_4.0 패키지 개발	UFS4.0 컨트롤러와 7세대 V낸드를 탑재한 고성능 임베디트 플래시 메모리 제품이다. 기존의 eMMC 제품의 컨트롤러는 Wire bonding 공정을 채택하였으나, Data 전송속도 및 전력 효율 개선을 위하여 Flipchip 공정을 채택하였다. 또한, 컨트롤러 Flipchip 공정 후 Deflux 공정과 Underfill공정을 통해 제품의 신뢰성을 확보하였다. 삼성 V7 낸드 512Gb Chip 4개를 적층한 256G 고용량 낸드 플래시 메모리로서 가로11mm, 세로13mm, 높이1mm의 콤팩트한 패키지로 구현하여 최신 스마트폰 등 모바일 기기 및 차량용 반도체에도 광범위하게 적용될 것으로 예상된다.	2023.1Q	2023.2Q	완료

Dumped Die 8Gb LPDDR4를 적용한 2-Die Stack 16Gb(8Gb LPDDR4x2) 1CH(채널) F200 패키지 개발	OQ(out of quality grade) Chip을 Waffle Tray에 Sorting하여 공급된 Dumped Die를 이용한 제품으로 8Gb LPDDR4 2개로 구성된 200B 패키지 이다. side by side 구조로 양산 중인 제품이나 제품 동작 speed와 하드웨어 구성에 유리한 점이 있어 동일 substrate를 적용하여 CH A로만 구성, stack 구조로 개발 하였다.	2023.2Q	2023.3Q	완료

128Gb(16GB) NAND+8Gb LPDDR4X 적용한 16GBROM/1GBRAM 5G용 F254_3eMCP 패키지 개발	5G 통신 모듈에 사용되는 F254 3eMCP 제품으로 K128Gb NAND + K8Gb LPDDR4X *2 + SM2736 Controller 조합이며 모두 양산중인 wafer로 구성 되었다. NAND가 10.111 x 11.945mm로 PKG Size 11.5x13mm 대비 die size가 크고 복수의 die가 배치되어 Substrate 설계 상 제약이 많아 현재까지 설계된 제품 중 가장 높은 설계 난이도로 자사의 substrate 설계 능력을 한 단계 층 끌어 올렸다. Chip edge to Lead edge 및 Bond finger length 가 120um로 협소 하므로 DA공정에서 Accuracy 관리가 매우 중요한 제품이다.	2023.2Q	-	-

V7 512Gb 3D-Nand WF 적용 40um SDBG와 C-mold공법을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 512GB)	V7 512Gb 3D-Nand 8Stack 구조의 Multichip BGA Package이다. 2,4,8Stack 구조의 고용량 제품까지 고려하여 PKG 높이를 기존제품 Max.1.0mm에서 Max.1.16mm로 상향 반영하였다. Total 214EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고 Tunel 영역 Narrow Gap Filling을 위해 Compression Molding 공법을 적용하였다. SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고 12x18mm FBGA132 POD를 적용 하였으며 DDP, QDP, ODP 공용 Substrate Design 적용하여 시장이 요구하는 용량에 따라 제품 생산이 가능하도록 제품 설계 반영하였다.	2023.3Q	-	-

WB 타입_Controller를 적용한 128GB ROM/8GB RAM(10nm_3세대) 10단 uMCP(UFS+LPDDR4)패키지 개발	D1z 16Gb LPDDR4 4EA, V6P 512Gb TLC Nand 2EA, Controller 1EA 그리고 Mirror Chip 3EA 조합의 Doleman 구조 uMCP 제품이다. DRAM, Nand, Controller Chip 모두 Wire bonding으로 인쇄회로기판(Substrate)에 접합(Interconnection)하였다. DRAM, Nand Wafer는 각각 50/60um Backgrinding 및 GAL(Grind After Laser)공법을 적용하여 개발하였다. 또한, 해당제품은 Max. 1.0mm 규격으로 Chip 적층수 대비 매우 컴팩트한 Package로 설계되었으며, 제품의 강도를 개선한 신규 EMC(Epoxy Molding Compound)적용였다. Mold cap 0.59mm와 Mold Gap 170um 규격에서 EMC 충진 및 성형에 있어 품질 및 양산성을 확보하였다.	2023.3Q	2023.4Q	완료

4Gb NAND+4Gb LPDDR4 적용한 1GBROM/1GBRAM 보급형 149B MCP 패키지 개발	F149 4MCP(H4G NAND DDP + SEC 4G LPDDR4 DDP)로 현재 양산 중인 제품이나, 단가 경쟁력 확보를 위해 설계를 재진행 하였다. SBT 사양 Wide -> Super Wide로 변경되면서 1행이 추가되어, 1strip당 unit 수가 168ea에서 196ea로 변경(16%상승)되면서 SBT 단가 인하 및 생산성 향상 효과가 기대된다. 이 외에도 SBT Vendor 이원화 및 Wire 세선화(0.8 -> 0.7mil)를 통해 품질은 만족하는 수준에서 재료비 절감 Item을 적용하여 개발 하였다. 타사대비 단가 경쟁력을 갖춘 제품인 만큼 매출확대가 기대된다.	2023.4Q	-	-

16nm-150um SDBG 공정이 적용된 2-Die Stack 24Gb(12Gb LPDDR4Xx2) POP-TOP용 200B 패키지 개발	SK Hynix社 Rigel 12Gb LPDDR4X Chip을 적용한 PoP Top Package 제품이다. 기존에 개발 후 양산 진행중인 다수 F200 제품과 동일하게 2-Die Stack 구조 2nd Die FOW(Fill of Wire) Tape C-MD(Compression Mold)를 적용하여 특별한 공정문제 없이 개발완료 될 것으로 예상된다. 단, Low Yield Wafer이므로 Die Attach 공정에서 UPH 저하가 예상되며, 양산 후 설비/공정 생산성 향상 Item 적용이 필수적으로 요구 될 것으로 판단된다.	2023.4Q	-	-