윈팩 반기보고서 (2024.06)
6. 주요계약 및 연구개발활동

가.경영상의 주요계약당사는 보고서 작성기준일 현재 해당사항 없습니다. 나.연구개발 활동1) 연구개발 담당조직

2) 연구개발 인력 현황(단위 : 명)

직위	2024년 6월 30일 기준

연구소장	1

수석 연구원	8

책임 연구원	5

선임 연구원	4

연구원	6

합 계	24

3) 연구개발 비용(단위 : 천원)

구 분	2024년 반기(제23기)	2023년(제22기)	2022년(제21기)

비용처리	제조원가	-	-	-

판관비	276,899	582,775	540,054

연구개발비용 합계	276,899	582,775	540,054

(매출액 대비 비율)	0.7%	0.7%	0.4%

주) 연구개발비용은 전액 비용처리함으로서 경상연구개발비로 계상되고 있습니다.

4) 연구개발 실적

연구과제	연구결과 및 기대효과	비고

C2 타입 CPB(Cu Pillar Bump) + (Inline)RDL_WF + 150um GAL공법 적용한 F82 DDR5 플립칩 패키지 개발	[연구결과]C2타입 CPB(Cu Pillar Bump) 적용된 16Gb DDR5 Flipchip Package 제품이다. GAL(Grinding After Laser)공정을 적용한 Chip 두께 150um, Mold Body 두께 390um 적용하여 가로10mm, 세로11mm, 높이 1.0mm 82FBGA(Fine Ball Grid Array) Package 개발[기대효과] Flipchip공정에선 JIG 타입 작업 방식을 채택하여 Bump Non-Wet 공정불량을 최소화. 또한, 기존의 Substrate Density를 110EA에서 132EA로 20% 증가 시켜 생산효율을 높였으나, Substrate Design 개선 및 Mold공정 Parameter 최적화를 통해 기존과 동등한 품질 및 신뢰성을 확보	완료

7세대 512Gb_V-NAND와 Controller_ FCB-Deflux-UDF공법을 적용한 고용량 256GB(512GbX4) 임베디드 UFS_4.0 패키지 개발	[연구결과]UFS4.0 컨트롤러와 7세대 V낸드를 탑재한 고성능 임베디트 플래시 메모리 제품 개발. 기존의 eMMC 제품의 컨트롤러는 Wire bonding 공정을 채택하였으나, Data 전송속도 및 전력 효율 개선을 위하여 Flipchip 공정 적용[기대효과]컨트롤러 Flipchip 공정 후 Deflux 공정과 Underfill공정을 통해 제품의 신뢰성을 확보. 삼성 V7 낸드 512Gb Chip 4개를 적층한 256G 고용량 낸드 플래시 메모리로서 가로11mm, 세로13mm, 높이1mm의 콤팩트한 패키지로 구현하여 최신 스마트폰 등 모바일 기기 및 차량용 반도체에도 광범위하게 적용될 것으로 예상	완료

128Gb(16GB) NAND+8Gb LPDDR4X 적용한 16GBROM/1GBRAM 5G용 F254_3eMCP 패키지 개발	[연구결과]5G 통신 모듈에 사용되는 F254 3eMCP 제품으로 K128Gb NAND + K8Gb LPDDR4X *2 + SM2736 Controller 조합이며 모두 양산중인 wafer로 구성[기대효과]NAND가 10.111 x 11.945mm로 PKG Size 11.5x13mm 대비 die size가 크고 복수의 die가 배치되어 Substrate 설계 상 제약이 많아 현재까지 설계된 제품 중 가장 높은 설계 난이도로 자사의 substrate 설계 능력을 향상	완료

V7 512Gb 3D-Nand WF 적용 40um SDBG와 C-mold공법을 적용한 메인스트림 스토리지 F132 패키지 개발 (SSD용 512GB)	[연구개발]V7 512Gb 3D-Nand 8Stack 구조의 Multichip BGA Package으로. 2,4,8Stack 구조의 고용량 제품까지 고려하여 PKG 높이를 기존제품 Max.1.0mm에서 Max.1.16mm로 상향.Total 214EA I/O Pin Wire bonding 방식으로 Substrate와 연결하고 Tunel 영역 Narrow Gap Filling을 위해 Compression Molding 공법 적용[기대효과] SAC305 조성의 0.45mm Solder ball을 이용하여 132Ball array를 구성하고 12x18mm FBGA132 POD를 적용하였으며 DDP, QDP, ODP 공용 Substrate Design 적용하여 시장이 요구하는 용량에 따라 제품 생산이 가능하도록 제품 설계 반영	완료

WB 타입_Controller를 적용한 128GB ROM/8GB RAM(10nm_3세대) 10단 uMCP(UFS+LPDDR4)패키지 개발	[연구결과]D1z 16Gb LPDDR4 4EA, V6P 512Gb TLC Nand 2EA, Controller 1EA 그리고 Mirror Chip 3EA 조합의 Doleman 구조 uMCP 제품으로 DRAM, Nand, Controller Chip 모두 Wire bonding으로 인쇄회로기판(Substrate)에 접합(Interconnection). DRAM, Nand Wafer는 각각 50/60um Backgrinding 및 GAL(Grind After Laser)공법 적용[기대효과]해당제품은 Max. 1.0mm 규격으로 Chip 적층수 대비 매우 컴팩트한 Package로 설계되었으며, 제품의 강도를 개선한 신규 EMC(Epoxy Molding Compound)적용. Mold cap 0.59mm와 Mold Gap 170um 규격에서 EMC 충진 및 성형에 있어 품질 및 양산성을 확보	완료

4Gb NAND+4Gb LPDDR4 적용한 1GBROM/1GBRAM 보급형 149B MCP 패키지 개발	[연구결과]F149 4MCP(H4G NAND DDP + SEC 4G LPDDR4 DDP)로 현재 양산 중인 제품이나, 단가 경쟁력 확보를 위해 설계 재진행[기대효과]SBT 사양 Wide -> Super Wide로 변경되면서 1행이 추가되어, SBT 단가 인하 및 생산성 향상 효과가 기대. 이 외에도 SBT Vendor 이원화 및 Wire 세선화(0.8 -> 0.7mil)를 통해 품질은 만족하는 수준에서 타사대비 단가 경쟁력을 갖춤	완료

WB타입 Controller를 적용한 V6 256Gb + 16Gb LPDDR5 로Smart Watch용 210B ePOP 패키지 개발	[연구결과]D1z 16Gb LPDDR5 1EA, V6 256Gb TLC Nand 1EA, WB Type Controller 1EA 그리고 Dummy chip 1EA 조합의 4eMCP제품으로 해당제품의 Application은 Smart Watch로 AP(Application Processer)위로 실장되는 Package로서 210ball PoP Ball map을 적용하여 개발하여 제품용도에 맞게 매우 얇은 Package로 설계[기대효과]고온에서의 패키지 휨(Warpage)을 60um수준으로 Controller 하였으며, 향후 차세대 Chip 후속 Device 연계 개발 및 매출확대 예상	완료

Package Body size 줄인 저용량 임베디드 스토리지 153B eMMC_5.1 패키지 개발	[연구결과]153B 양산 11.5x13.0mm에서 PKG Size를 9.0x7.5mm로 줄인 Small PKG 제품. SM2736 Controller + Hynix 32Gb Nand의 Die 조합은 동일하나 NAND DDP 적용으로 용량 증가[기대효과]MD공정 관점에서는 Tunnel 구조로 EMC 미충진으로 인한 Risk를 최소화 하기 위해 C-MD를 적용. PKG Size는 작아지고, 용량은 2배로 늘어 났으므로 기존 양산 제품 대비 강점이 명확하므로 추후 매출 확대 예상	진행중

17nm-50um GAL공정이 적용된 SEC 12Gb LPDDR4X DDP, QDP Mobile 200Ball 패키지 개발	[연구결과]Wafer 활용 및 공정 Process 일원화를 위하여 DDP, QDP 동일 Die Thickness로 공정설계. Back-gridning target thickness 50um로 GAL(Grinding After Laser)공법을 적용하였으며, DA공정 Pick up 시 Crack 방지를 위해 Thin die kit를 적용[기대효과]F200 10x15mm 다수의 제품을 개발 및 양산 경험을 바탕으로 개발기간 단축 및 빠른 양산 기여 예상	진행중

D-PAD 5.5x5.5mm 및 Down Bonding 적용한 16x16 120LQFP 패키지 개발	[연구결과]활가전제품에 적용되는 MCU로 기 개발된 16x16mm 120LQFP 패키지의 신규버젼 제품. 팔라듐 코팅 구리(PdCu) 와이어와 Stamped Leadframe을 적용 하였고, 50um Die Pad와 62um Die Pad Pitch 대응 0.8mil Wire를 채택하여 W/B 공정을 설계[기대효과]고사양과 저사양 모두 만족시킬 수 있는 중간 사양의 제품으로 생활가전제품의 메인유닛, 인버터, 디스플레이 MCU 시장에 메인제품으로 공급될 것으로 예상	진행중

Dumped Die 12/16Gb LPDDR5를 적용한 DDP/QDP 12.4x15.0 Body 315B 보급형 패키지 개발	[연구결과]12Gb/16Gb LPDDR5 Dumped Die를 2단/4단 적층하는 구조의 신규 제품. 기존 Normal Wafer 적용된 제품에서 Dumped Die를 적용하여 저가의 보급형 패키지 구현.[기대효과]보급형 Mobile Market에서 널리 사용될 제품으로 예상된다. Ball Array FBGA315 규격을 채택하였으며 향후 LPDDR5X Version의 제품도 파생 개발 될 것으로 예상	진행중