윈팩 분기보고서 (2026.03)
6. 주요계약 및 연구개발활동

가.경영상의 주요계약 당사는 보고서 작성기준일 현재 해당사항 없습니다. 나.연구개발 활동 1) 연구개발 담당조직

당사는 2005년도에 기업부설연구소를 설립하여 연구개발조직을 운영하고 있습니다.기술연구소를 중심으로 지속적인 신제품 설계 등의 활발한 연구 활동을 통해 고부가가치 제품 개발을 진행하고 있습니다. 또한 차세대 패키징 제품들의 시장 선점을 위해 MCP(Multi Chip Package)을 활용한 High-end 반도체 패키지기술 개발 및 생산 역량 강화에 집중하고있습니다.

2) 연구개발 인력 현황(단위 : 명)

직위	2026.03.31 기준

연구소장	1

수석연구원	5

책임연구원	1

선임연구원	-

연구원	1

합 계	8

3) 연구개발 비용(단위 : 백만원)

구 분	제25기 1분기	제24기	제23기

비용처리	제조원가	-	-	-

판관비	112	460	541

연구개발비용 합계	112	460	541

(매출액 대비 비율)	0.5%	0.6%	0.7%

주) 연구개발비용은 전액 비용처리함으로서 경상연구개발비로 계상되고 있습니다.

4) 연구개발 실적

연구과제	연구결과 및 기대효과	비고

WB타입 Controller를 적용한 Smart Watch용 ePOP 패키지 개발	[연구결과]	완료

Smart Watch용 초박형 ePOP 패키지 개발

[기대효과]

고온에서의 패키지 휨(Warpage)을 Controller 하였으며, 향후 차세대 Chip 후속 Device 연계 개발 및 매출확대 예상

저용량 임베디드 스토리지 eMMC 패키지 개발	[연구결과]	완료

153B 양산 PKG Size를 줄인 Small PKG 제품으로 NAND DDP 적용으로 용량 증가

[기대효과]

PKG Size는 작아지고, 용량은 2배로 늘어 났으므로 기존 양산 제품 대비 강점이 명확하므로 추후 매출 확대 예상

GAL공정이 적용된 SEC LPDDR4X DDP, QDP Mobile 패키지 개발	[연구결과]	완료

Wafer 활용 및 공정 Process 일원화를 위하여 DDP, QDP 동일 Die Thickness로 공정설계

[기대효과]

F200 10x15mm 다수의 제품을 개발 및 양산 경험을 바탕으로 개발기간 단축 및 빠른 양산 기여 예상

D-PAD 및 Down Bonding 적용한 LQFP 패키지 개발	[연구결과]	완료

생활가전제품에 적용되는 MCU로 기 개발된 120LQFP 패키지의 신규버젼 제품

[기대효과]

고사양과 저사양 모두 만족시킬 수 있는 중간 사양의 제품으로 생활가전제품의 메인유닛, 인버터, 디스플레이 MCU 시장에 메인제품으로 공급될 것으로 예상

LPDDR5를 적용한 DDP/QDP 보급형 패키지 개발	[연구결과]	완료

기존 Normal Wafer 적용된 제품에서 Dumped Die를 적용하여 저가의 보급형 패키지 구현.

[기대효과]

보급형 Mobile Market에서 널리 사용될 제품으로 예상. 향후 LPDDR5X Version의 제품도 파생 개발 될 것으로 예상

3D 낸드플래시를 적용한 Micro UDP2.0 패키지 개발	[연구결과]	완료

SEC V6 256/512Gb_V6P/V7 512Gb Nand Dumped Die를 적용하여 32/64GB Micro UDP 2.0 패키지를 구현

[기대효과]

UDP 2.0 대비 제품 Size가 작아 Small Size의 기기 사용에 적합. 저용량, 저단가 Micro UDP 제품 시장의 보급형 제품으로 자리 잡을 것으로 예상

WB 타입 Controller를 적용한 9단 eMCP 패키지 개발	[연구결과]	완료

Doleman 구조 제품으로 2023년 개발한 Package와 동일하게 GAL(Grind After Laser) 공법 적용에 따른 컴팩트한 Package가 접목

[기대효과]

NAND Chip 조립 공정에서 최적조건 설정하여 품질 및 양산성을 확보

Au 0.6mil Wire가 적용된 F200 패키지 개발	[연구결과]	완료

SBT 설계 진행 간 Die Pad to Finger간 거리를 최소화하여 Wire 길이를 축소 및 Wire 직경도 선경 축소 적용

[기대효과]

WB 및 Mold 공정 Parameter DOE를 통해 품질 맟 영산성을 확보

SOP공법을 적용한 WiFi 광통신 Flip-chip FBGA 개발	[연구결과]	완료

MPW의 Mechanical saw 공법 적용하였고, Substrate는 SOP 공법으로 변경하여 적용

[기대효과]

SOP Type 개발에 성공하여 BOP, SOP, Solder bump, Cu pillar bump의 기술력 확보 기대

Automotive향 LPDDR4X QDP 패키지 개발	[연구결과]	완료

SEC 8Gb LPDDR4X Die를 적용한 F200 QDP 제품

[기대효과]

Normal 한 Ball 대비 TC performance가 우수하여 High TCT Reliability을 요구하는 Automotive 제품에 적합하게 설계

Dumped Die 8Gb LPDDR4X 적용한 SDP, DDP, QDP 패키지 개발	[연구결과]	완료

Dumped Die를 이용한 제품으로 SDP, DDP, QDP Chip Stack 방식을 이용하여 저용량, 고용량 Mobile 향으로 PKG Design

[기대효과]

Die Tape Thickness가 동일하게 적용하여 3가지 용량 Type으로 개발

C2 타입 CPB(Cu Pillar Bump) + GAL공법 적용한 DDR5 플립칩 패키지 개발	[연구결과]	완료

Wafer Tech 변화에 따른 Chip Size 작아져 Chip 두께를 상향시켜 기존과 동일한 수준의 Warpage를 확보

[기대효과]

25년 상반기 Flip BGA 제품군에 메인 양산 제품으로 자리 잡을 것으로 기대

8세대 5V-NAND와 Controller_FCB-Deflux-UDF공법을 적용한 고용량 임베디드 eUFS 패키지 개발	[연구결과]	완료

UFS4.0 컨트롤러와 8세대 V낸드를 탑재한 고성능 임베디트 플래시 메모리 제품으로, 컨트롤러 Flipchip 공정 후 Deflux 공정과 Underfill공정을 통해 제품의 신뢰성을 확보

[기대효과]

콤팩트한 패키지로 구현하여 최신 스마트폰 등 모바일 기기 및 차량용 반도체에도 광범위하게 적용될 것으로 예상

8세대 V-NAND와 Cascade WB공법을 적용한 고용량 Nand flash Storage Memory 개발	[연구결과]	완료

Max.1.0mm로 컴팩트 제품으로, Package size 대비 Chip의 개수가 많아 Bonding 영역이 협소하여, Wire bonding공정에서 Cascade 공법을 이용한 Chip to chip 접합 기술을 적용

[기대효과]

UFS4.0대비 속도는 느리나, SSD Card 및 Nand storage 범용 제품에 다양하게 사용 될 것으로 예상

신규 Form factor의 LPDDR5X가 적용된 Mobile Multi chip package 제품 개발	[연구결과]	완료

LPDDR5X 기준 Trace length가 길어 성능 저하가 예상되어, 특성 개선을 위해 DRAM을 Bottom에 적용하는 구조로 설계

[기대효과]

Chip tech/dencity를 조합하여 파생제품 확대가 기대되며, F149 Package 시장을 양분화 할 것으로 기대

LPDDR5x 16Gb QDP 패키지 개발	[연구결과]	완료

LPDDR5X Chip을 4단 Stack한 QDP 제품으로, Wire bonding 공정에서 Fine pad size에 적합한 Capillary를 선정하여, Wire bonding Ball bond condition을 최적화 예정

[기대효과]

WB공정 Optimize를 통해 High grade WB type 제품확대를 기대 할 수 있을 것으로 판단

Nand, DRAM 신규 Chip 적용된 F149 제품 개발	[연구결과]	완료

F149 8.0x9.5mm 양산 제품과 동일한 PKG 사양이며, Die만 이원화되어 신규 개발하는 제품이다. NAND는 수급 이나 단종 Risk, DRAM은 단가 경쟁력 및 기술력 확보를 위해 이원화 적용

[기대효과]

향후 5G향 Module, Router 시장에서도 강점을 보일 것으로 기대

Bump IO 722EA / Pitch 130um 적용된 12.4x14mm FCBGA 496B 제품 개발	[연구결과]	완료

신호 품질(SI) 유지를 위한 규칙들을 지키면서도 고집적/미세화 설계를 진행하여 기판의 층수와 두께를 줄여 제품을 보다 얇게 만들 수 있게 되었으며, 비메모리 미세 pitch 제품의 설계에 대한 optimiztion이 진행

[기대효과]

향후 AI 성능 향상으로 인한 자동차 전자, IoT, 로보틱스 등 성장이 예상되는 분야에 대한 대응이 가능할 것으로 예상

Dumped Die Micron 12Gb LPDDR5x를 적용한 DDP 12.4x15.0 Body 315B 보급형 패키지 개발	[연구결과]	완료

Micron 12Gb LPDDR5x Dumped Die를 2단 적층하는 구조의 신규 제품. 기존 SEC 12Gb LPDDR5 Dumped Die를 적용된 제품에서 Micron 12Gb LPDDR5x Dumped Die를 적용하여 보급형 제품으로 개발

[기대효과]

향후 QDP 16Gb(4단 적층) 및 Micron 16Gb LPDDR5X DDP/QDP 제품도 파생 개발 될 것으로 예상

Dumped Die 1Tb 낸드플래시를 적용한 UDP2.0 고용량 패키지 개발	[연구결과]	완료

SEC V8 1Tb Nand Dumped Die(x1)를 적용하여 128GB UDP 2.0 패키지를 구현하여 기 개발된 UDP 2.0에서 1Tb Nand를 적용하여 시장이 요구하는 고용량, 저단가 UDP 2.0 제품을 개발

[기대효과]

DDP, QDP 확장 시 고용량, 저단가 UDP 2.0 보급형 제품으로 자리 잡을 것으로 예상

On-Device AI용 Controller + SPI NAND 적용 Embedded AI Package F153 개발	[연구결과]	완료

On-Device AI SoC와 SPI NAND Flash Memory를 조합한 Embedded AI Module Package 제품이다. 11.5x13.0mm F153에 AI SoC를 Bottom Die로 배치하고 SPI NAND Flash를 Top Die로 DDP Stack한 3MCP 구조이며, Die Stack 구조 최적화를 통해 Package Size를 최소화하고 On-Device AI Device에 적합한 Compact Package를 구현

[기대효과]

On-Device AI 시장 확대에 따른 매출 기여가 기대

8.2x12.4 Body 245B SEC 16Gb LPDDR5X 적용 SDP, DDP, QDP 보급형 패키지 개발	[연구결과]	진행중

삼성 D1b 16Gb LPDDR5X Chip을 사용한 SDP, DDP, QDP 제품이다. 해당 Wafer는 RDL(Redistribution Layer) 재배선층이 적용된 상태로 Pad size가 37um, Pad Pitch가 45um로 자사 Setup이력을 통틀어 가장 협소하며, 향후 Dram의 경우 10nm급 d1b 이상 Tech의 Pad size가 37um이하로 지속 관리 될 것으로 예상되어, 해당 제품의 WB공정 Optimize를 통해 High grade WB type 제품확대를 기대 할 수 있을 것으로 판단한다. 또한 Side by side 구조로 설계하여 QDP 제품도 2Stack 적용되어 공정/원가 효율 및 PKG Height에 유리하도록 개발

[기대효과]

향후 다양한 Mobile 제품에 대응 가능 할 것으로 예상

8.2x12.4 Body 245B Micron 16Gb LPDDR5X 적용 DDP, QDP, HDP, ODP 보급형 패키지 개발	[연구결과]	진행중

Micron 16Gb LPDDR5X Chip을 사용한 DDP, QDP, HDP, ODP 제품이다. 본 제품 또한 Die 배치를 Side by side 구조로 설계하여 각 Channel 당 4Stack 적용하여 ODP 제품 제작이 가능하며, 공정/원가 효율 및 PKG Height에 유리하도록 개발

[기대효과]

High Density (16GB) Mobile 제품 대응 예상