알파칩스 — 주주총회소집공고 (20260710)
제출인: 알파칩스

주주총회소집공고
6.0
(주)알파칩스

주주총회소집공고

2026년 7월 10일

회 사 명 :
주식회사 알파칩스

대 표 이 사 :
윤 석 원

본 점 소 재 지 :
경기도 성남시 분당구 판교역로 225-12, 2~4층

(전 화) 031-608-0800

(홈페이지)http://www.alphachips.co.kr

작 성 책 임 자 :
(직 책) 부사장
(성 명) 최 일 준

(전 화) 031-608-0800

주주총회 소집공고

(제25기 임시)

주주님의 건승과 댁내의 평안을 기원합니다.

회사

정관 제22조에 따라 임시주주총회를 아래와 같이 소집하오니 참석하여 주시기 바랍니다. 의결권 있는 발행주식총수의 100분의 1이하의 주식을 소유한 주주에 대한 소집통지는 상법 제542조의4와 당사 정관 제22조에 의거하여 전자공시시스템을 통한 이 공고로 갈음하오니 양지하여 주시기 바랍니다.

- 아 래 -

1. 일 시 : 2026년 7월 27일(월요일) 오전 10시2. 장 소 : 경기도 성남시 분당구 대왕판교로712번길 22, 글로벌 R&D센터 지하1층 회의실3. 회의 목적 사항

부의안건
·
제1호 의안: 정관 일부 변경의 건

·
제2호 의안: 주식매수선택권 부여의 건

4. 경영참고사항 비치

상법 제542조의4에 의거하여 경영참고사항을 우리 회사의 본점, 금융위원회, 한국거래소 및 한국예탁결제원 증권대행부에 비치하오니 참고하시기 바랍니다.

5. 실질주주의 의결권 행사에 관한 사항

금번 당사의 임시주주총회에는 자본시장과 금융투자업에 관한 법률에 의거하여 한국예탁결제원이 주주님들의 의결권을 행사할 수 없습니다. 따라서 주주님께서는 한국예탁결제원에 의결권행사에 관한 의사표시를 하실 필요가 없으며, 종전과 같이 의결권을 직접 행사하시거나 또는 위임장에 의거 의결권을 간접 행사하실 수 있습니다.6. 주주총회 참석 시 준비물- 직접행사: 신분증- 대리행사: 위임장(주주와 대리인의 인적사항 기재, 자필서명날인), 대리인의 신분증 사본

7. 기타사항

- 주주총회 기념품은 지급하지 않습니다.

2026년 7월 10일주식회사 알파칩스대표이사 윤석원 [직인생략]

I. 사외이사 등의 활동내역과 보수에 관한 사항

1. 사외이사 등의 활동내역

가. 이사회 출석률 및 이사회 의안에 대한 찬반여부

회차
개최일자
의안내용
사외이사 등의 성명

박석원(출석률: 100%)
이형곤(출석률: 100%)

찬 반 여 부

1
2026-02-10
제1호 의안 : 제24기 재무제표 승인의 건
찬성
찬성

제2호 의안 : 이사회 회장 선임의 건
찬성
찬성

제3호 의안 : 이사회 운영규정 개정의 건
찬성
찬성

2
2026-03-06
제1호 의안: 제24기(2025년도) 정기주주총회 소집의 건
찬성
찬성

제2호 의안: 자기주식 처분의 건
찬성
찬성

3
2026-05-04
제1호 의안: 제25기 1분기 실적 보고의 건
찬성
찬성

나. 이사회내 위원회에서의 사외이사 등의 활동내역

위원회명
구성원
활 동 내 역

개최일자
의안내용
가결여부

-
-
-
-
-

2. 사외이사 등의 보수현황

(단위 : 원)

구 분
인원수
주총승인금액
지급총액
1인당 평균 지급액
비 고

사외이사
2
2,000,000,000
20,000,000
10,000,000
-

※ 상기 주총승인금액은 등기이사 전원에 대한 승인 금액입니다.

※ 상기 지급총액 및 1인당 평균 지급액은 2026년 5월말 기준의 금액입니다.

II. 최대주주등과의 거래내역에 관한 사항

1. 단일 거래규모가 일정규모이상인 거래

해당사항 없습니다.

(단위 : 억원)

거래종류
거래상대방(회사와의 관계)
거래기간
거래금액
비율(%)

-
-
-
-
-

2. 해당 사업연도중에 특정인과 해당 거래를 포함한 거래총액이 일정규모이상인 거래

해당사항 없습니다.

(단위 : 억원)

거래상대방(회사와의 관계)
거래종류
거래기간
거래금액
비율(%)

-
-
-
-
-

III. 경영참고사항

1. 사업의 개요

가. 업계의 현황

1. 산업의 특성

가) 시스템 반도체 산업의 구조적 특성: 고도화된 전문화와 분업 체계

시스템 반도체 산업은 현대 산업 지형에서 가장 정교하고 고도화된 분업 체계를 보유한 생태계입니다. 단순한 제조 공정을 넘어 이 분야에서 전문화가 필수적인 이유는 급격한 기술 진보에 따른 리스크를 분산하고 각 단계의 전문성을 극대화하기 위함입니다. 과거의 수직 통합형 모델(IDM)만으로는 대응하기 어려운 시장의 복잡성과 속도에 발맞추기 위해, 산업은 설계(Design), 제조(Manufacturing), 후공정(OSAT)이라는 세 가지 핵심 영역으로 전략적 분화되어 있습니다.

이러한 가치사슬의 기저에는 '기술 집약적' 특성과 '자본 집약적' 특성이라는 두 가지 핵심 동인이 존재합니다. 지속적인 미세공정 기술 혁신이 요구되는 기술 집약적 구조는 개별 기업이 전 영역의 기술력을 독점하는 것을 어렵게 만들며, 막대한 설비 투자가 수반되는 자본 집약적 특성은 전문 기업 간의 협력을 통해 투자 효율성을 제고하도록 이끕니다. 이러한 구조적 토대는 기술 혁신의 속도를 가속화하는 것은 물론, 자본 투자의 리스크를 관리하며 산업 전반의 경쟁력을 강화하는 근간이 됩니다. 이처럼 전문화된 구조가 실제 기술 혁신과 자본 투자 효율성에 어떻게 기여하는지는 각 공정별 전략적 가치 분석을 통해 명확히 확인할 수 있습니다.

나) 가치사슬 단계별 전문화의 전략적 가치와 효율성 극대화

시스템 반도체 가치사슬 내에서 각 공정의 역할 분담은 개별 기업의 수익 창출을 넘어 생태계 전체의 생산 효율성을 최적화하는 메커니즘으로 작동합니다. 특정 단계에 집중하는 전문 기업들은 한정된 자원을 핵심 역량에 결집함으로써 기술적 한계를 돌파하고, 이는 곧 전체 산업의 진보로 이어집니다.

각 단계의 핵심 역할을 살펴보면, 설계(Design) 단계는 제품의 사양과 성능을 결정하는 브레인 역할을 수행하며, 제조(Manufacturing) 단계는 미세공정 기술을 통해 설계 도면을 웨이퍼 상에 정교하게 구현합니다. 마지막으로 후공정 단계는 제조된 칩을 보호하고 외부 기기와의 연결성을 확보하여 최종 제품의 완성도를 결정짓습니다. 특히 최근 AI 및 HPC(고성능 컴퓨팅)의 부상으로 인해 후공정은 단순한 패키징을 넘어 칩의 성능을 한 단계 끌어올리는 고부가가치 영역으로 진화하고 있습니다.

이러한 분업 구조가 제공하는 궁극적 가치는 '전략적 유연성'에 있습니다. 미세공정 고도화에 따른 천문학적인 설비 투자 부담을 전문 제조 기업이 전담하고, 설계 기업은 혁신적인 아키텍처 개발에 매진함으로써 기업들은 변화하는 시장 요구에 기민하게 대응할 수 있는 체력을 확보합니다. 즉, 전체 공정을 직접 소유하지 않고도 외부의 전문 역량을 전략적으로 활용함으로써 시장 변동성에 대한 탄력성을 확보하고 생산 효율성을 극대화하는 것입니다. 이러한 공정 효율화는 결국 최종 반도체 칩의 성능 최적화와 직결되며, 이는 최근의 기술 트렌드 변화에 대응하는 핵심적인 경쟁 우위가 됩니다.

다) 기술 트렌드 변화에 따른 설계 최적화 및 시장 적기 출시(Time-to-Market) 전략

AI와 HPC 시대의 본격적인 도래는 시스템 반도체 설계 패러다임을 범용(General-purpose) 중심에서 수요처 맞춤형(Customized) 중심으로 근본적으로 변화시키고 있습니다. 이제 반도체 칩의 경쟁력은 단순히 제조 공정의 미세화 수준이 아니라, 특정 목적에 얼마나 최적화된 설계를 구현하느냐에 따라 결정됩니다.

현재 시장은 AI 및 HPC 등 전략적 초점에 맞춘 맞춤형 칩과 저전력 기술을 강력히 요구하고 있습니다. 칩의 성능은 제조 단계 이전에 설계 단계에서 이미 상당 부분 결정되며, 이는 기업의 수익 구조와 직결됩니다. 범용 제품이 아닌 특정 애플리케이션에 최적화된 맞춤형 설계는 제품의 부가가치를 높여 프리미엄 가격 정책을 가능하게 하며, 이를 통해 기업은 필요한 성능을 발휘하면서도 최대 수익을 제고하는 방향으로 진화하고 있습니다.

또한, 기술 주기가 극도로 짧아진 환경에서 '시장 적기 출시(Time-to-Market, TTM)'의 달성은 생존을 위한 필수 조건입니다. 전문화된 가치사슬은 각 단계의 전문 기업들이 긴밀한 협업 체계를 구축함으로써 제품 개발부터 양산까지의 리드 타임을 획기적으로 단축해 줍니다. 이러한 TTM 달성은 시장 선점 효과를 극대화하며, 가치사슬 내 파트너십이 강력한 전략적 자산이 되는 근거가 됩니다. 맞춤형 칩 수요의 확산은 결과적으로 설계와 제조 기업 간의 경계를 허무는 더욱 밀착된 협력을 요구하며, 이는 생태계 차원의 통합된 경쟁력으로 확장될 것입니다.

라) 생태계 차원의 협력 시너지와 미래 경쟁력 확보

시스템 반도체 산업의 미래 경쟁력은 이제 개별 기업의 고립된 역량이 아닌, 가치사슬 전반을 아우르는 유기적인 협력 시너지에서 결정됩니다. 설계, 제조, 후공정의 전문성이 하나의 유기체처럼 맞물려 돌아갈 때 비로소 글로벌 시장을 선점할 수 있는 초격차 경쟁력이 확보됩니다.

본 분석을 바탕으로 다음과 같은 전략적 제언을 제시합니다. 첫째, 기업들은 현재 강화되고 있는 정부의 반도체 지원 정책을 적극적으로 레버리지(Leverage) 삼아 자본 집약적 구조에 따른 투자 리스크를 상쇄하고 공급망 탄력성을 확보해야 합니다. 둘째, '기술 발전'과 '수익성 확보'라는 두 마리 토끼를 잡기 위해 설계 단계부터 제조 및 후공정 파트너와 고도의 정렬(Alignment)을 이루는 전략적 포지셔닝이 필수적입니다. 이는 부가가치가 높은 맞춤형 시장에서의 지배력을 강화하고 장기적인 수익성을 제고하는 유일한 경로입니다.

가치사슬 내 협력 시너지의 핵심 요소는 다음과 같이 요약할 수 있습니다.

- 기술 혁신의 가속화: 공정별 전문화를 통한 미세공정 한계 돌파 및 설계 최적화 속도의 극대화

- 자본 및 투자 효율성: 막대한 설비 투자 리스크의 분산 및 전문 역량 결합을 통한 생산 원가 경쟁력 확보

- 시장 선점 및 TTM 달성: 긴밀한 생태계 협업을 통한 제품 개발 기간 단축 및 시장 적기 출시로 경쟁 우위 점유

- 수익 구조 고도화: 저전력·고성능 맞춤형 칩 개발을 통한 제품 부가가치 제고 및 수익성 극대화

결국 시스템 반도체 패권은 개별 공정의 우위를 넘어 전체 생태계가 얼마나 민첩하고 유기적으로 결합하느냐에 달려 있으며, 이러한 협력 모델의 고도화가 곧 미래 산업의 핵심 경쟁력이 될 것입니다.

2. 산업의 성장성

AI 및 HPC 시대의 시스템 반도체 설계 패러다임 변화와 수익성 극대화 전략가) 반도체 산업의 구조적 전환: AI 및 HPC 중심의 시장 재편

글로벌 반도체 산업은 과거 범용 아키텍처(General-Purpose Architecture) 중심의 '규모의 경제' 시대를 지나, 인공지능(AI)과 고성능 컴퓨팅(HPC)에 최적화된 '도메인 특화 아키텍처(DSA, Domain-Specific Architecture)' 시대로 급격히 전환되고 있습니다. 이러한 변화는 연산 복잡도의 폭발적 증가와 데이터 처리 병목 현상을 해결하기 위한 기술적 필연성에서 비롯되었습니다.

특히 주요국들의 반도체 경쟁력 확보를 위한 전폭적인 지원 정책은 이러한 시장 재편을 가속화하는 거시적 동력이 되고 있습니다. 기업들은 이제 단순히 범용 성능을 개선하는 것이 아니라, NPU(Neural Processing Unit)나 GPU와 같이 특정 워크로드에서 압도적 성능을 발휘하는 설계 역량을 갖추어야만 생존할 수 있는 전략적 변곡점에 서 있습니다.

나) 시스템 반도체 가치사슬의 전문화와 유기적 협업 체계

시스템 반도체 산업은 고도의 '전문화'와 '분업화'를 통해 기술 혁신 속도를 극대화하고 있습니다. 칩 설계부터 제조, 후공정에 이르는 각 단계는 개별 기업의 역량을 넘어선 생태계 차원의 유기적 협력이 필수적입니다. 이는 막대한 설비 투자가 수반되는 자본 집약적 특성과 나노미터(nm) 단위의 미세공정 경쟁이라는 기술 집약적 특성을 동시에 충족하기 위한 효율성 극대화 전략입니다.

[시스템 반도체 가치사슬 고도화 분석]

단계
핵심 역할 (Strategy & Architecture)
생태계 기여도 및 부가가치

설계 (Design)
IP Core 통합, DSA 기반 아키텍처 모델링, 저전력 회로 설계
제품의 차별화된 연산 효율 및 기능 결정

제조 (Manufacturing)
미세공정(FinFET/GAA) 기술 기반 웨이퍼 양산 및 수율 관리
대규모 자본 투자를 통한 생산 효율성 확보

후공정 (OSAT)
어드밴스드 패키징(2.5D/3D, Chiplet), HBM 통합 및 테스트
이종 집적을 통한 성능 확장 및 최종 안정성 확보

다) 설계 중심의 성능 차별화: 수요처별 맞춤형(Custom) 반도체 트렌드

현대 시스템 아키텍처 전문가들은 단순 공정 미세화를 넘어선 '설계의 진화'에 주목합니다. 특히 AI 및 HPC 환경에서는 범용 CPU의 명령 집합(Instruction Set) 오버헤드를 최소화하고, 병렬 연산 처리량(Throughput)을 극대화하는 것이 핵심입니다.

수요처별 요구사항에 최적화된 맞춤형(Custom) 설계는 다음과 같은 아키텍처적 우위를 제공합니다.

- 아키텍처 최적화: 특정 알고리즘(예: Transformer 계열)에 최적화된 하드웨어 가속기를 설계하여 범용 칩 대비 수십 배 이상의 연산 효율을 달성합니다.

- 메모리 병목 해소: HBM(고대역폭 메모리)과의 직접적인 인터커넥트 설계 및 효율적인 메모리 계층 구조(Memory Hierarchy) 최적화를 통해 데이터 전송 지연을 최소화합니다.

이러한 맞춤형 설계 역량은 고객사의 독자적인 소프트웨어 스택과 결합되어 대체 불가능한 전략적 경쟁 우위를 형성합니다.

맞춤형 설계가 성능의 최적화를 보장한다면, 운영 효율성과 경제성 측면에서는 저전력 설계가 핵심적인 역할을 수행합니다.

라) 저전력 설계의 전략적 가치와 수익성 상관관계 분석

AI 데이터 센터와 HPC 운용 환경에서 '전력 효율성'은 단순한 운영비(OPEX) 절감을 넘어 기업의 마진 구조를 결정짓는 핵심 지표입니다. 시스템 아키텍처 관점에서 저전력 설계는 열 설계 전력(TDP) 제약을 극복하고 성능 밀도를 높이는 유일한 해법입니다. 저전력 설계는 다음과 같은 비즈니스 로직을 통해 수익성을 극대화합니다.

- TCO(총 소유 비용) 및 랙 밀도(Rack Density) 최적화: 전력 효율이 20% 향상된 칩은 동일한 전력 인프라 내에서 더 많은 서버 배치를 가능하게 합니다. 이는 데이터 센터 고객의 '단위 면적당 수익(Revenue per Square Foot)'을 극대화하여, 설계 기업이 높은 프리미엄 가격을 책정할 수 있는 근거가 됩니다.

- 수익성 레이어 분석: '최저 전력 소비'와 '최대 성능'이라는 상충 관계(Trade-off)를 정교한 전력 관리 기술(DVFS 등)로 해결함으로써, 고부가가치 시장에서의 마진율을 극대화할 수 있습니다.

결국 저전력 설계는 고객에게는 경제적 이익을, 공급자에게는 강력한 가격 결정권과 마진 확보를 제공하는 전략적 자산입니다.

저전력을 통한 수익성 확보와 더불어, 급변하는 시장 수요에 대응하기 위한 적기 출시 전략은 기업의 생존과 직결됩니다.

마) 시장 적기 출시(Time-to-Market) 달성을 위한 생태계 전략

기술 주기가 극도로 짧아진 AI/HPC 시장에서 '시장 적기 출시(Time-to-Market)'는 제품의 가치가 감가상각되기 전 수익을 회수할 수 있는 골든 타임을 의미합니다. 이를 위해 설계 전문 기업(Fabless)과 제조(Foundry), 후공정(OSAT) 파트너 간의 긴밀한 생태계 협력은 필수적입니다.

전문화된 분업 체계는 기술 발전 가속화와 생산 효율성 달성을 통해 제품 개발 주기를 단축하며, 이는 곧 시장 선점 효과와 직결됩니다.

[지속 가능한 경쟁 우위 확보를 위한 3가지 핵심 성공 요인]

- 도메인 특화 설계(DSA) 역량: 특정 워크로드(AI/HPC)에 최적화된 맞춤형 아키텍처 내재화

- 에너지 효율 및 TCO 기반 경제성: 고객의 전력 밀도 고민을 해결하는 고효율 저전력 설계 기술력

- 플랫폼 중심의 생태계 협업: 칩렛(Chiplet) 및 어드밴스드 패키징 기술을 활용한 신속한 제품 라인업 확장

미래 반도체 시장의 주도권은 공정의 정밀도를 넘어 설계 단계의 아키텍처 혁신과 가치사슬 내 유기적 협력에 달려 있습니다. 고객 요구에 부합하는 저전력·고성능 맞춤형 칩을 가장 신속하게 시장에 공급하는 전략적 유연성이야말로 수익성을 극대화하고 초격차 경쟁력을 유지하는 핵심이 될 것입니다.

나. 회사의 현황

1 영업개황 및 사업부문의 구분

당사는 2002년 11월 설립된 시스템 반도체 설계 및 디자인 서비스 전문기업으로 2003년 삼성전자 반도체 (파운드리) 최초로 디자인 하우스로 지정된 이후, 2010년 9월 코스닥 시장에 상장하였고, 그 이후 2019년 삼성전자 반도체 파운드리의 공식 디자인 솔루션 파트너(SAFE-DSP: Samsung Advanced Foundry Ecosystem-Design Solution Partner)로 승격되었습니다.

알파칩스 삼성전자 dsp.jpg
알파칩스 삼성전자 dsp

당사는 제품(아키텍처) 기획부터 RTL·DFT·피지컬 디자인(레이아웃) ·양산·테스트 지원까지 수행하는 확장형 디자인하우스로, 시스템반도체 전 공정에 대응하는 설계 역량을 보유하고 있습니다. 선단공정 설계 경험과 자체 IP·특허, 고도화된 검증 기술을 바탕으로 차세대 SoC·AI·전장 반도체 수요 확대 환경에서 경쟁력을 유지하고 있습니다.

사업구조

시스템반도체 분야는 제품별 요구 사양과 설계 난이도가 높아 팹리스, 파운드리,OSAT, 디자인하우스 등으로 분업 구조가 형성되어 있습니다. 일반적인 디자인하우스는 RTL 설계(Level 1)와 물리설계(Level 2)에 집중하지만, 동사는 SoC 아키텍처 기획(Level 0)부터 RTL·DFT·물리설계까지 전 과정의 설계를 수행할 수 있는 역량을 보유하고 있습니다. 또한 파운드리의 양산 설정과 OSAT 단계의 패키징·최종 테스트 지원까지 가능한 확장형 구조를 갖추고 있어 시스템반도체 개발 전 단계에서 토탈 솔루션 제공이 가능합니다.

당사는 삼성전자 SAFE의 DSP(Design Solution Partner)로 선정되어 파운드리 생태계 내 기술 파트너 역할을 수행하고 있으며, AI, HPC, 자동차·모바일·보안·센서 등 다양한 분야에서 ASIC 및 SoC 설계 경험을 축적해오고 있습니다. 이러한 설계 범위 확장성과 검증·양산 지원 능력이 일반 디자인하우스 대비 동사의 핵심 경쟁력으로 평가되고 있습니다.

당사는 아키텍처 기획부터 RTL·DFT·물리설계 및 양산·테스트 지원까지 수행할 수 있는 확장형 설계 체계를 기반으로 시스템반도체 개발 전 과정에 대응할 수 있는 구조를 갖추고 있습니다. 이러한 전방 설계 역량과 후공정 연계 능력은 복잡도가 높은 차세대 반도체 개발 수요 증가 환경에서 기술적 우위를 제공하는 요소로 평가되고 있습니다.

또한 IR Receiver와 Key Scan IC 중심의 혼합신호(Mixed Signal) 사업부문은 글로벌 가전 시장을 기반으로 안정적 수요를 확보하며, 제품 라인업을 통해 다양한 고객사 요구에 대응하고 있습니다.

2 시장점유율

당사는 삼성전자(주)의 공식 Design Solution Partner(DSP)로 등록된 시스템반도체 설계 전문 기업입니다.비메모리 ASIC 설계 서비스 시장은 종합 반도체기업(IDM)과의 프로젝트 기반 수요, 고객 맞춤형 개발 구조, 수주 방식 등의 특성으로 인해 시장 전체 규모 및 개별 기업의 점유율을 정량적으로 산정하기 어려운 구조입니다.또한, 동종 업계 내 유사한 DSP 기업들도 글로벌 파운드리 및 IDM 업체와 개별적으로 제휴하여 다양한 고객 맞춤형 설계 사업을 수행하고 있어, 정확한 시장점유율 추정은 불가능한 상황입니다.

3 시장의 특성

가) 시장의 성장성

글로벌 시스템반도체 시장은 인공지능(AI), 고성능 컴퓨팅(HPC), 자동차 전장(EV/ADAS), 사물인터넷(IoT) 등 신성장 분야의 폭발적인 수요 확대에 따라 중장기적으로 지속적인 성장세가 예상됩니다. 특히, 디지털 전환(Digital Transformation)이 가속화되면서, 연산·제어 중심의 특화 반도체에 대한 수요는 구조적으로 증가하고 있습니다.

이 중에서도 시스템반도체가 주도하는 분야는 AI, 자동차, IoT 등 차세대 기술 기반 응용처에 밀접하게 연계되어 있으며, 전체 반도체 산업 내 비중이 점진적으로 증가하고 있습니다.특히, AI 전용 반도체 시장은 알고리즘 처리의 병렬성, 고속 연산, 저전력 처리를 동시에 요구하는 구조로 인해 SoC 수준의 고난도 설계 기술력이 핵심 경쟁 요소로 부상하고 있습니다.AI 반도체는 향후 클라우드, 엣지컴퓨팅, 자율주행차, 로봇, 스마트 팩토리 등 전 산업분야에 걸쳐 폭넓게 채택될 전망으로, 해당 영역에 대한 선제적 기술 확보는 곧 산업 내 경쟁우위로 직결될 것입니다.

이러한 시장 변화는 알파칩스와 같은 시스템반도체 설계 전문기업에게 중요한 기회입니다. 당사는 이미 다수의 미세공정 기반 SoC 개발 프로젝트를 통해 축적된 기술력과 삼성전자(주)의 DSP로서의 신뢰를 바탕으로,

● AI Edge Device용 ISP(이미지 신호 프로세서),

● 5G 통신칩,

● 고속 인터페이스 IC,

● ARM 기반 Platform 설계 역량 등을 전략적으로 확장하고 있습니다.

앞으로 시스템반도체 시장은 '설계력이 곧 경쟁력'인 산업 구조로 전환되고 있으며, 당사는 이러한 전환기에 설계 기술 기반의 핵심 플레이어로서 성장을 가속화할 준비가 되어 있습니다.
나) 당사의 경쟁력
당사는 삼성전자(주) 파운드리의 공식 DSP로서, 고객사의 제품 기획 단계부터 참여하여 IP 개발, RTL 설계, 물리 설계, 검증, DFT, 패키지 및 테스트 솔루션 등 SoC 개발 전반에 걸친 End-to-End Turnkey 서비스를 제공합니다.특히, 복잡한 반도체 설계와 양산 연계를 위한 고난도의 기술 역량을 기반으로 고객이 개발하고자 하는 칩이 신뢰성 있게 동작할 수 있도록 전방위적 기술 지원을 수행하고 있습니다.

또한, Tape-out 완료 후에는 파운드리(Foundry) 및 후공정(OSAT) 업체와의 협업을 통해 시제품(Pilot) 및 양산(Mass Production) 관리까지 일괄 수행하며, 고객에게 최종 완제품을 안정적으로 공급하는 Total Solution Provider의 역할을 하고 있습니다.팹리스 사업부의 주력 제품인 IR-Receiver Pre-Amp IC는 적외선 통신에 사용되는 수신부의 IC로서 리모컨으로부터 수신된 미약한 신호를 증폭하여 MCU로 Logic 신호를 전달하는 역할을 합니다. 리모컨 수신부에 해당하는 가전제품인 TV시장의 확대를 필두로 일반 가전제품 영역인 에어컨, 셋톱박스, 선풍기, 장난감 등 consumer 전 분야에 걸쳐 적용이 되고 있습니다.

4 신규사업 등의 내용 및 전망

가) SoC 설계 자동화 플랫폼 (ADEON)사업화
당사의 ADEON은 반도체 IP 및 SoC 설계와 검증을 효율적으로 수행하기 위한 자동화 플랫폼입니다. 이 시스템은 SoC Builder, ALPDK 등 다양한 도구를 통합하여 수작업을 최소화하고 개발 시간(TAT)을 대폭 단축하는 것을 목표로 합니다. 특히 PPA(전력, 성능, 면적) 최적화를 통해 전력 소모를 줄이고 처리 속도를 높이는 등 반도체 경쟁력을 강화하는 기능을 제공합니다. 고객은 이 플랫폼을 통해 사전 아키텍처 분석부터 RTL 설계, 검증 환경 구축까지 전 과정을 체계적으로 관리할 수 있습니다.

그동안 ADEON은 당사 내부에서 SoC 설계 및 검증 시 사용해 왔으며 이를 토대로 하여 내부적으로 상용화를 목표로 하고 있습니다.

나) Global 고객 확보를 위한 지사 설립 및 마케팅 고도화

Global 고객 확보를 위해 당사는 최근에 미국지사와 중국지사에 이어서 일본지사를 설립하여 운영하고 있으며 Marketing 활동뿐만 아니라 고객대응 차원 테크니컬 지원을 위해 현지 엔지니어 확보 등 적극적인 프로모션을 진행하고 있습니다.

특히 최근 설립된 일본 지사는 시스템 반도체 및 차량용 반도체 수요가 높은 일본 시장의 특성에 맞추어, 현지 엔지니어 채용을 통한 밀착 지원과 독특한 비즈니스 문화에 기반한 신뢰 구축에 집중하고 있습니다.

다) IP 업체와 협력관계 강화

당사는 전략적 생태계 확장의 일환으로 IP업체와의 협력관계를 강화하고 있습니다

SoC 설계의 완성도는 플랫폼과 Processor IP, Interface IP, Analog IP 등 다양한 구성 요소 간의 완벽한 조화에서 비롯됩니다.

당사의 설계 및 검증 환경 플랫폼인 ADEON은 다양한 글로벌 IP 업체들의 솔루션을 고객 설계에 신속하게 통합하는 '브릿지' 역할을 수행합니다. 이는 IP업체에게는 시장 진입 장벽을 낮추어 주고 당사에는 플랫폼의 기술적 신뢰성을 담보하는 윈-윈(Win-win)전략이 됩니다. 주요 IP업체와의 사전 협력을 통해 ADEON 플랫폼 내에서 해당 IP들이 안정적으로 동작함을 보증함으로써, 고객사가 느끼는 기술적 불확실성을 완전히 제거할 수 있습니다.

당사는 이런 플랫폼을 가지고 유수의 IP 와 연계하여 특정 타깃 애플리게이션(예: 인공지능,자동차,5G)에 최적화된 설계 패키지를 공동 프로모션을 추진하고 있습니다.

5 조직도

조직도

2. 주주총회 목적사항별 기재사항

□ 정관의 변경

제1호 의안 : 정관일부 변경의 건

가. 집중투표 배제를 위한 정관의 변경 또는 그 배제된 정관의 변경

변경전 내용
변경후 내용
변경의 목적

-
-
-

나. 그 외의 정관변경에 관한 건

변경전 내용
변경후 내용
변경의 목적

-

1.통신설계, 감리용역업

1.유.무선 통신장비 제조, 유지 보수업

1.광섬유 케이블, 접착 장치업

사업목적추가

※ 기타 참고사항

-

□ 주식매수선택권의 부여

제2호 의안 : 주식매수선택권 부여의 건

가. 주식매수선택권을 부여하여야 할 필요성의 요지

핵심인력의 유지 및 동기부여를 통해 회사의 지속적인 성장과 기업가치 제고를 도모하기 위해 주식매수선택권을 부여하고자 함

나. 주식매수선택권을 부여받을 자의 성명 (단위: 주)

성명
직위
직책
교부할 주식

주식의종류
주식수

고형종
미등기임원
DS부문 총괄사장
보통주
77,235

OOO 외 31명
임원 및 직원
-
보통주
68,147

총(33)명
-
-
-
총(145,382)주

- 주식매수선택권 부여에 관한 신고 작성 기준에 의거하여 발행주식총수의 1만분의 10 미만에 해당하는 주식매수선택권을 부여 받은 직원(미등기임원 포함)의 성명은 기재하지 않습니다.

다. 주식매수선택권의 부여방법, 그 행사에 따라 교부할 주식의 종류 및 수, 그 행사가격, 행사기간 및 기타 조건의 개요

구 분
내 용
비 고

부여방법
신주교부
-

교부할 주식의 종류 및 수
보통주 145,382주
-

행사가격 및 행사기간
- 행사가격 : 주주총회일 전일 확정* 행사가격은 상법 제340조의2 제4항에 따른 실질가액을 기준으로, 자본시장법 시행령 제176조의7 제3항의 산정방식을 준용하여 계산한 가격과 권면가액 중 높은 금액으로 결정함.- 행사기간 : 2028.7.27~2031.7.26
-

기타 조건의 개요
- 기타 세부사항은 주식매수선택권과 관련된 제반 법규, 당사 정관 및 계약서 등의 정함에 따름
행사가액 조정등

라. 최근일 현재 잔여주식매수선택권의 내역 및 최근년도 주식매수선택권의 부여, 행사 및 실효내역의 요약

- 최근일 현재 잔여주식매수선택권의 내역 (단위: 주)

총발행주식수
부여가능주식의 범위
부여가능주식의 종류
부여가능주식수
잔여주식수

6,661,742
발행주식 총수의 15%
보통주
999,261
544,109

- 최근 2사업연도와 해당사업연도의 주식매수선택권의 부여, 행사 및 실효내역 (단위: 주)

사업년도
부여일
부여인원
주식의종류
부여주식수
행사주식수
실효주식수
잔여주식수

2026년
2026년 7월 27일
33명
보통주
145,382
-
-
544,109

2026년
2026년 3월 24일
32명
보통주
148,240
-
770
689,491

2025년
2025년 10월 23일
81명
보통주
170,300
-
8,000
836,961

2024년
-
-
-
-
-
-
-

계
-
총(146)명
-
총(463,922)주
총(-)주
총(8,770)주
총(-)주

부여총한도 : 발행주식총수의 15% = 6,661,742주 X 15% = 999,261주

※ 기타 참고사항

해당사항 없습니다.

IV. 사업보고서 및 감사보고서 첨부

가. 제출 개요

제출(예정)일
사업보고서 등 통지 등 방식

-
-

나. 사업보고서 및 감사보고서 첨부

※ 해당사항 없습니다.

※ 참고사항

□ 주주명부 기준일 : 2026년 07월 02일