Design of High-Performance and Energy-Efficient CMOS Address Decoders
Creators: name: Μπαλόμπας, Δημήτριος Π.
Publisher: name: Aristotle University of Thessaloniki
Year: 2023
Subjects: Ψηφιακά κυκλώματα
Αποκωδικοποιητές
Υψηλή επίδοση
Ενεργειακή απόδοση
Cmos
Decodershigh performance
Energy efficiency

description: Η παρούσα διατριβή ανήκει στο πεδίο της full-custom σχεδίασης CMOS, προσφέροντας νέες προοπτικές σχεδίασης για διάφορα ψηφιακά κυκλώματα. Αποτελείται από δύο μέρη, τα οποία καλύπτονται από το κυρίως κείμενο και το παράρτημα, αντίστοιχα. Το πρώτο μέρος της διατριβής είναι αφιερωμένο στους αποκωδικοποιητές CMOS, θεμελιώδεις ψηφιακές διατάξεις που υπάρχουν σχεδόν σε κάθε ολοκληρωμένο κύκλωμα. Οι διατάξεις αποκωδικοποιητών αναλύονται διεξοδικά, επανασχεδιάζονται και βελτιστοποιούνται στο επίπεδο τρανζίστορ, χρησιμοποιώντας μια καινούρια σχεδιαστική τεχνική η οποία ονομάζεται Three Transistor Logic (3TL). Εν συνεχεία, η προτεινόμενη μεθοδολογία εφαρμόζεται στο φυσικό επίπεδο, όπου και παρουσιάζεται η μέθοδος σχεδίασης 3TL matrix layout. Με τη χρήση τεχνολογίας 15 nm FinFET, πραγματοποιείται η προσομοίωση και σχεδίαση κυκλωμάτων αποκωδικοποιητών διαφόρων μεγεθών, καθώς και η σύγκριση της 3TL με τη συμβατική στατική CMOS και άλλες υλοποιήσεις. Τα αποτελέσματα της επακόλουθης συγκριτικής μελέτης δείχνουν ότι τα κυκλώματα 3TL επιτυγχάνουν τα βέλτιστα αποτελέσματα όσον αφορά τη δυναμική κατανάλωση ισχύος, τη στατική κατανάλωση ισχύος και την καθυστέρηση διάδοσης, λόγω της σχεδίασής τους με γνώμονα τη λογική αποδοτικότητα και την ελαχιστοποίηση του αριθμού των τρανζίστορ. Τέλος, παρουσιάζεται η πλήρης σχεδίαση αποκωδικοποιητών διεύθυνσης 8×256 στο φυσικό επίπεδο, η οποία περιλαμβάνει μια πυκνή δομή λογικών πυλών κατάλληλη για ολοκλήρωση σε διατάξεις μνήμης και τη λειτουργικότητα sleep mode για ελαχιστοποίηση των ρευμάτων διαρροής όταν το σύστημα βρίσκεται σε αδράνεια. Το δεύτερο μέρος της διατριβής διερευνά τη σχεδίαση διάφορων συνδυαστικών κυκλωμάτων CMOS, όπως αθροιστής στήλης 5-2, κύκλωμα προσαύξησης/μείωσης 64-bit και κωδικοποιητής προτεραιότητας 256-bit. Επίσης, παρουσιάζονται και υλοποιούνται δύο νέες τεχνικές σχεδίασης, οι multiple-output monotonic CMOS (M2CMOS) και Dynamic Inversion (DI). Όλα τα παραπάνω κυκλώματα, τα οποία υλοποιούνται σε τεχνολογία 32 nm MOSFET, βελτιστοποιούνται με στόχο τη μείωση του αριθμού τρανζίστορ, την υψηλή επίδοση και την υψηλή ενεργειακή απόδοση.
description: This thesis is a contribution to the field of full-custom CMOS design, offering new design perspectives for various digital circuits. It consists of 2 parts, covered by the main text and the appendix section, respectively. The first part of the thesis is dedicated to CMOS decoders, fundamental digital modules that exist in almost every integrated circuit. Decoding modules are thoroughly analyzed, redesigned and optimized on the transistor level, using a new design scheme called Three Transistor Logic (3TL). Furthermore, the proposed methodology is applied on layout level, introducing the 3TL matrix layout style. A predictive process design kit for 15 nm FinFETs is used to design and simulate decoder circuits of various sizes and compare 3TL with conventional static CMOS and other implementations. The results of the ensuing comparative study show that 3TL circuits offer the best results in terms of active power consumption, standby power consumption and delay, owing largely to the fact that they are designed with logic efficiency and the minimum possible number of transistors. Finally, the full layout design of 8×256 address decoders is demonstrated, featuring a dense gate structure suitable for integration with compact memory arrays and sleep mode capability for minimizing leakage when the system is inactive. The second part of the thesis explores the design of various combinational CMOS circuits, including a 5-2 compressor, a 64-bit incrementer/decrementer and a 256-bit priority encoder. Two novel logic design techniques are also proposed and utilized, the multiple-output monotonic CMOS (M2CMOS) and the Dynamic Inversion (DI). All the above circuits, designed and simulated using a predictive 32 nm MOSFET technology, are optimized for low transistor count, high performance and energy efficiency.