Σχεδίαση Διαιρέτη Υψηλών Συχνοτήτων με Xρήση της Τεχνολογίας umc90:
Creators: name: Κοσμαδάκης, Ιωάννης Δημητρίου
Publisher: name: Aristotle University of Thessaloniki
Year: 2010
Subjects: Διαιρέτης συχνότητας
Προδιαιρέτης
D-τύπου μανδαλωτής
Frequency Divider
Prescaler
D-latch

description: Την τελευταία δεκαετία έχει παρατηρηθεί αυξημένη ζήτηση κυκλωμάτων βρόχου συγχρονισμού φάσης (PLL), που συνδυάζουν χαμηλό κόστος παραγωγής, χαμηλή κατανάλωση και υψηλές επιδόσεις. Τα δυο δομικά στοιχεία ενός κυκλώματος βρόχου συγχρονισμού φάσης, που λειτουργούν σε υψηλές συχνότητες είναι ο ελεγχόμενος από τάση ταλαντωτής (VCO) και ο διαιρέτης συχνότητας (FD). Οι διαιρέτες συχνότητας, συνήθως δημιουργούνται με ψηφιακούς μετρητές, Ο περιορισμός, ωστόσο, που θέτει η CMOS τεχνολογία, στην ταχύτητα των ψηφιακών μετρητών, οδήγησε στην χρήση προδιαιρετών για αρχικό υποβιβασμό της συχνότητας. Οι τρεις συνηθέστερες αρχιτεκτονικές προδιαιρετών είναι: i)ο συμβατικός προδιαιρέτης, ii)ο προδιαιρέτης μεταγωγής φάσης και iii)ο προδιαιρέτης που κάνει χρήση της τεχνικής ¨κλειδώματος¨ μέσω έγχυσης. Οι πρώτες δυο αρχιτεκτονικές, περιλαμβάνουν διαιρέτες συχνοτήτων, οι οποίοι βασίζουν την λειτουργία τους σε flip-flops (ακμοπυροδοτούμενους μανδαλωτές) που υλοποιούνται συνήθως με χρήση των CML μανδαλωτών, λόγω των πλεονεκτημάτων της υψηλής ταχύτητας και χαμηλής κατανάλωσης, που έχουν έναντι των άλλων flip-flops. Η διαδικασία σχεδίασης ενός τέτοιου κυκλώματος διαίρεσης με χρήση D flip-flop επιτελούς – υποτελούς (Master – Slave) συνδεσμολογίας, αποτελεί το αντικείμενο αυτής της διπλωματικής. Παρουσιάζονται τα βασικά σημεία σχεδίασης και το κύκλωμα προσομοίωσης που χρησιμοποιήθηκε. Δόθηκε αρκετή προσοχή στην διατήρηση της λειτουργίας των τρανζίστορ στην περιοχή κόρου και στην ισχυρή αναστροφή. Καταγράφηκαν οι μέγιστες συχνότητες λειτουργίας του κυκλώματος, για διάφορα μεγέθη των τρανζίστορ. Με βάση τα παραπάνω αποτελέσματα σχεδιάστηκε ένας διαιρέτης με χρήση της τεχνολογίας umc90, η μέγιστη συχνότητα διαίρεσης του οποίου είναι 12GHz, έχοντας μόνο 62uW κατανάλωση ισχύος (typical_40oC). Η σύγκριση των επιδόσεων του, με αυτές των διαιρετών που προτείνονται στην βιβλιογραφία, δείχνει πως ο διαιρέτης που σχεδιάστηκε έχει βελτιωμένο λόγο κατανάλωσης ισχύος προς μέγιστη συχνότητα διαίρεσης, αλλά αδυνατεί να επιτύχει εξίσου υψηλές συχνότητες. Οι προτεινόμενες βελτιώσεις του κυκλώματος, αναμένεται να οδηγήσουν σ’ έναν γρήγορο διαιρέτη, πολύ μικρής κατανάλωσης.
description: The last decade, an increasing demand of low cost, low power and high performance PLLs, has been observed. The two building blocks operating at high frequencies in a PLL are the voltage control oscillator and the frequency divider. Frequency dividers are usually implemented as digital counters. The speed of digital counters is however limited in CMOS technology. Therefore high speed prescalers are used to pre-divide the frequency. The three commonly used prescalers are: i)the conventional prescaler, ii)the phase switching prescaler and iii)the injection locked prescaler. The first two of them include frequency dividers that base their operation at flip-flops, which are typical implemented using the CML latch, due to its advantages of high speed and low power consumption, over the other flip-flop architectures. The design procedure of such a Master-Slave D flip-flop divide by two circuit, is the main object of this thesis. The essential points of the procedure and the simulation circuit used are described. Keeping the transistors’ operation in saturation region and in strong inversion was a great concern. The maximum operating frequency of the divider was checked for several transistors’ sizes. According to the above results, a Master-Slave D flip-flop divider was designed in umc90, having a maximum operating frequency of 12GHz and consuming only 65uW (typical_40oC). A performance comparison with the dividers proposed in bibliography, shows that the designed one has lower power consumption per maximum frequency operation, but cannot achieve such high operation frequencies. The proposed improvements of the designed circuit, is expected to lead to a fast divider with very low power consumption.