title: High Performance SAR-ADC Architecture
Creators: name: Klein, Leonhard
Publisher: name: Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU)
Year: 2024
Subjects: subject: SAR
subject: ADC
subject: buffer-in-the-loop
subject: DDC Classification::6 Technik, Medizin, angewandte Wissenschaften::62 Ingenieurwissenschaften::621 Angewandte Physik

description: In a semiconductor process the transit frequency mainly depends on the feature size. To design a high performance analog-to-digital converter (ADC) in a given process the topology must be chosen carefully. Besides the power consumption of the converter also surrounding circuits like reference and input buffers have to be considered in the implementation for their power consumption and feasibility. In this work, a 16 fold time interleaved, successive approximation register (SAR) ADC is presented. The input buffers are integrated in the SAR-loop to lower the input capacitance and thus the requirements of the driving circuitry. To ease the implementation of the reference buffers a current steered digital to analog converter (DAC) is used. This already known topology needs an accurate common mode voltage at the inputs which is usually not equal to half of the supply voltage. This complicates the driving circuits. A circuit of switched capacitances is presented which removes this restrictions on the common mode voltage. Based on that an automated, integrated and complete calibration of the ADC is presented. The speed of the SAR-loop is not affected by this calibration, while the digital implementation is simple enough to be integrated in mature processes. To prove the topology a 300 MS/s, 10 bit ADC is designed in an 180 nm process. Measurements showed a SNR higher than 50 dB and 225 MS/s sampling speed.
description: Die Transitfrequenz einer Halbleitertechnologie hängt überwiegend von der verfügbaren Strukturgröße ab. Soll relativ zu dieser ein Analog-Digital-Umsetzer (ADU) mit gegebener Genauigkeitsanforderung eine hohe Taktrate erreichen, muss sorgfältig eine passende Topologie gewählt werden. Nicht nur Stromverbrauch, sondern auch die dazugehörigen Hilfsschaltungen für Referenzen und Eingangstreiber müssen betrachtet werden und implementierbar sein. In dieser Arbeit wird ein 16-fach zeitlich verschachtelter ADU betrachtet, der eine Sukzessive-Approximations-Topologie verwendet, die den Eingangstreiber in die Schleife integriert und so die Anforderungen an den Eingangstreiber reduziert. Die Störungen der Referenzen werden durch einen stromsteuernden Digital-Analog-Umsetzer (DAU) minimiert. Diese bekannte Topologie erfordert eine fixe und nicht zentrierte Eingangs-Gleichtaktspannung aus dem vorgelagerten Block, was dessen Entwurf verkompliziert. Durch eine Erweiterung mit einem Netzwerk aus geschalteten Kapazitäten wird diese Einschränkung aufgehoben. Darauf aufbauend wird eine selbstständige, integrierte und komplette Kalibrierung des ADUs vorgestellt. Diese reduziert die Schleifengeschwindigkeit nicht und besitzt eine kompetitive Komplexität und damit Größe. Die theoretischen Betrachtungen werden an einem 300 MS/s, 10 bit ADU in einer 180 nm-Technologie simuliert und verifiziert. In den Messungen konnte dieser bei 225 MS/s betrieben werden und erreichte einen SNR &gt; 50 dB.