Σχεδίαση παραμετρικών μονάδων πολλαπλασιαστών για υλοποιήσεις σε FPGAs:
Creators: name: Στασινού, Αρετή Κωνσταντίνου
Publisher: name: Aristotle University of Thessaloniki
Year: 2014
Subjects: πολλαπλασιαστής
DSP
FPGA
multiplier

description: Ο σκοπός της παρούσας διπλωματικής εργασίας ήταν η σχεδίαση διάφορων κυκλωμάτων πολλαπλασιαστών μεγάλου εύρους ως προς τα ψηφία των τελεστών εισόδου καθώς και η διερεύνηση τους ως προς την συχνότητα λειτουργίας τους , την ταχύτητα εξαγωγής του αποτελέσματος και την χρήση υλικού.Η υλοποίηση των αλγορίθμων πολλαπλασιασμού πραγματοποιήθηκε με χρήση των ενσωματωμένων κυκλωμάτων – συμπληρώματος ως προς δυο – πολλαπλασιαστών 18x18 – bit που εμπεριέχονται στα FPGAs της οικογένειας Spartan 6.Η περιγραφή αυτών έγινε με χρήση της γλώσσας περιγραφής υλικού VHDL. Για την σύνθεση, υλοποίηση καθώς και προσομοίωση των κυκλωμάτων χρησιμοποιήθηκε το πακέτο ISE της Xilinx σε συνδυασμό με το ISim.Συγκεκριμένα στα πλαίσια της εργασίας αυτής πραγματοποιήθηκε υλοποίηση και μελέτη έξι κυκλωμάτων πολλαπλασιασμού. Εκτός από το απλό κύκλωμα πολλαπλασιασμού ,όπου αναλύουμε τους τελεστές σε επιμέρους τμήματα και γίνεται εφαρμογή αυτών στις εισόδους των στοιχείων DSP48A1 για την παραγωγή των μερικών γινομένων και την άθροιση αυτών για την λήψη του αποτελέσματος ,έγινε υλοποίηση ενός κυκλώματος όπου το τελικό γινόμενο προκύπτει μέσω της μεθόδου της διαγώνιας ομαδοποίησης των μερικών γινομένων. Ακόμη ,σχεδιάστηκε κύκλωμα όπου με χρήση πολυπλεκτών ,απαιτείται μόνο ένα στοιχείο DSP48A1. Επιπλέον ,υλοποιήθηκαν αρχιτεκτονικές όπου χρησιμοποιούν ως συστατικά στοιχεία της κύριας δομής, πολλαπλασιαστές Booth και Baugh – Wooley 18x18 – bit. Τέλος σχεδιάστηκε πολλαπλασιαστής όπου με χρήση συγκεκριμένης εντολής ,επιμέρους πολλαπλασιασμοί υλοποιούνται στα λογικά τμήματα του FPGA και όχι στα DSPs .Από την ανάλυση των δεδομένων που προκύπτουν με την σύνθεση των προαναφερθέντων κυκλωμάτων μελετήθηκε η ταχύτητα και η χρήση hardware των πολλαπλασιαστών. Συνοψίζοντας , καταλήξαμε στο συμπέρασμα ότι όσο πιο αποδοτικό είναι ένα κύκλωμα ως προς την συχνότητα λειτουργίας ,υπάρχει επιβάρυνση στην χρήση hardware και το αντίστροφο. Βέλτιστο ως προς χρήση υλικών πόρων είναι το κύκλωμα που χρησιμοποιείται πολυπλέκτης ενώ ως προς ταχύτητα είναι εκείνο που προκύπτει από την διαγώνια ομαδοποίηση των μερικών γινομένων.
description: The scope of this thesis was the design of large size two’s complement multipliers using small size embedded multipliers, as well as the investigation of the use of hardware ,the delay and their operation's frequency.The implementation of the algorithms of multiplication was performed using the integrated circuits - two's complement - multipliers 18x18 - bit (DSP48A1) which are contained in Spartan-6 FPGAs. The description of these became with the hardware description language VHDL. The synthesis, implementation and simulation of the circuits take place with the use of the Xilinx ISE package in conjunction with ISim.Specifically, in the context of this thesis was carried out the implementation and research of six circuits of multipliers. First of all, the classic multiplication circuit was implemented, which split the input operands into smaller multi -bit “digits” ,applies them to the inputs of the DSP48A1 slice to produce the partial products and finally sum them for the product .Subsequently, was created a circuit where the final product is obtained by the method of diagonal grouping of partial products .Also, a circuit was designed where using multiplexers ,the multiplier takes place only in one DSP48A1 slice. Furthermore, architectures were implemented which use components of Booth and Baugh – Wooley multipliers 18x18 – bit in the main structure of multiplier. Finally, in the last architecture with the use of specific mandate, individual multiplications are implemented in the designated logic and not in DSPs. From the analysis of the generated data by the synthesis of those architectures was considered the speed as well as the hardware’s use of the multipliers. In summary, we concluded that the more efficient is a circuit on the delay, there is a charge to the use of hardware and vice versa. The most efficient architecture on the use of hardware is the multiplier with the multiplexers and the faster is this which comes out of the diagonal grouping of the partial products.