Μοντελοποίηση με πραγματικούς αριθμούς και επιβεβαίωση ορθής λειτουργίας για σχεδιασμούς μικτών ολοκληρωμένων κυκλωμάτων
Creators: name: Γεωργουλόπουλος, Νικόλαος Γ.
Publisher: name: Aristotle University of Thessaloniki
Year: 2021
Subjects: Μοντελοποίηση με πραγματικούς αριθμούς
Επιβεβαίωση ορθής λειτουργίας
Μικτά ολοκληρωμένα κυκλώματα
Μετατροπείς αναλογικού σήματος σε ψηφιακό
Βρόχος κλειδωμένης φάσης
Real number modeling
Verification
Mixed-signal integrated circuits
Analog-to-digital converters
Phase-locked loop

description: Στη σύγχρονη εποχή, η βιομηχανία ημιαγωγών έχει στρέψει το ενδιαφέρον της σε εφαρμογές ολοκληρωμένων κυκλωμάτων μικτού σήματος τα οποία ενσωματώνονται σε Συστήματα-εντός-ολοκληρωμένου. Βασικοί στόχοι της βιομηχανίας είναι η δημιουργία αξιόπιστων και γρήγορων μικτών σχεδιασμών, οι οποίοι αποτελούνται τόσο από ψηφιακά όσο και από αναλογικά στοιχεία, καθώς και η μείωση του συνολικού χρόνου που χρειάζονται για να διατεθούν στην αγορά τέτοιου είδους ολοκληρωμένα κυκλώματα. Για τη γρήγορο είσοδο στην αγορά, απαιτείται πλέον υψηλότερη ταχύτητα προσομοίωσης σε επίπεδο συστήματος, σε σχέση με παραδοσιακές προσεγγίσεις μοντελοποίησης μικτού σήματος. Η μοντελοποίηση με πραγματικούς αριθμούς (Real Number Modeling – RNM) μπορεί να αποτελέσει μία αποτελεσματική λύση σε αυτό το πρόβλημα. Στην παρούσα διδακτορική διατριβή, υλοποιήθηκαν ένας flash μετατροπέας αναλογικού σε ψηφιακό (flash analog-to-digital converter – flash ADC), ένας σίγμα-δέλτα μετατροπέας αναλογικού σε ψηφιακό (sigma-delta ADC), ένας ταλαντωτής ελεγχόμενος από τάση (Voltage Controlled Oscillator - VCO) και ένας βρόχος κλειδωμένης φάσης (phase-locked loop - PLL) ως παραμετροποιήσιμα RNM μοντέλα με τη χρήση SystemVerilog. Τα μοντέλα δημιουργήθηκαν με ικανοποιητική ακρίβεια, ενώ η διαδικασία επαλήθευσής τους αναλύθηκε και επιτεύχθηκε με τη χρήση μίας καινοτόμας μετρικής για εκτίμηση της ακρίβειας μοντελοποίησης. Η δυνατότητα παραμετροποίησης των προτεινόμενων μοντέλων ενισχύει τη δυνατότητα χρησιμοποίησής τους σε διάφορους σχεδιασμούς Συστημάτων-εντός-ολοκληρωμένου. Στόχος αυτής της διατριβής είναι η υπογράμμιση της αποτελεσματικότητας της RNM μοντελοποίησης με χρήση SystemVerilog και η επίδειξη τρόπων εφαρμογής της RNM για τη μοντελοποίηση και προσομοίωση ευρέως χρησιμοποιούμενων μικτών ολοκληρωμένων κυκλωμάτων. Τα προτεινόμενα RNM μοντέλα συγκρίθηκαν με μοντέλα αναφοράς υλοποιημένα σε Verilog-A, Verilog-AMS και SPICE (επιπέδου τρανζίστορ). Όλοι οι έλεγχοι έδειξαν ότι τα προτεινόμενα μοντέλα επιδεικνύουν αξιοσημείωτη βελτίωση σε απόδοση προσομοίωσης συγκριτικά με προηγούμενες μελέτες της βιβλιογραφίας, διατηρώντας παράλληλα ικανοποιητικά επίπεδα ακρίβειας. Από την άλλη πλευρά, η επιβεβαίωση ορθής λειτουργίας σχεδιασμών μικτών ολοκληρωμένων κυκλωμάτων αποτελεί ένα σημαντικό παράγοντα για τη δημιουργία γρήγορων και αξιόπιστων σχεδιασμών. Οι συμβατικές προσεγγίσεις επιβεβαίωσης παρουσιάζουν πολύ αργούς χρόνους προσομοίωσης, κάτι το οποίο αυξάνει τελικά το χρόνο εισόδου στην αγορά. Στη παρούσα διατριβή, προτάθηκαν αποτελεσματικές αρχιτεκτονικές επιβεβαίωσης με τη χρήση του προτύπου επιβεβαίωσης Universal Verification Methodology (UVM) για τα προαναφερόμενα RNM μοντέλα των sigma-delta ADC, flash ADC και ψηφιακού PLL. Η αποτελεσματικότητα της χρήσης της UVM στις προτεινόμενες προσεγγίσεις συνδυαστικά με τα RNM μοντέλα, τα οποία χρησιμοποιούν ψηφιακούς προσομοιωτές για γρήγορη προσομοίωση, ενισχύουν τη δημιουργία αρχιτεκτονικών επιβεβαίωσης με αυξημένη ικανότητα επαναχρησιμοποίησης και αξιοπιστία, σε σύγκριση με προηγούμενες μελέτες της βιβλιογραφίας. Τα παρουσιασμένα περιβάλλοντα επιβεβαίωσης αξιοποίησαν τη μέθοδο παραγωγής τυχαίων ερεθισμάτων εισόδου με περιορισμούς (constrained-random stimuli generation), αναλογικούς ισχυρισμούς (analog assertions) και μετρικές κάλυψης (coverage metrics) για βελτιωμένη επιβεβαίωση της λειτουργικότητας. Επιπρόσθετα, παρουσιάστηκε μία μετρική εκτίμησης του βαθμού της ποιότητας επιβεβαίωσης για τα προτεινόμενα περιβάλλοντα και τα περιβάλλοντα αναφοράς. Σε κάθε περίπτωση, οι παρουσιασμένες αρχιτεκτονικές επιβεβαίωσαν την ορθή λειτουργία των RNM μοντέλων με κάλυψη ανώ του 98%, σύμφωνα με τις παραμέτρους των προδιαγραφών που χρησιμοποιήθηκαν για τα μοντέλα.
description: Nowadays, the semiconductor industry directs its attention to mixed-signal System-on-Chip (SoC) applications. Main targets are the creation of accurate and fast mixed-signal SoC designs, composed of both digital and analog components, and the reduction of time to market (TTM) for this kind of integrated circuits (ICs). In order to bring a mixed-signal SoC faster to the market, higher system-level simulation speed is required, with respect to traditional modeling approaches. Real Number Modelling (RNM) could be an effective solution. In this PhD thesis, a sigma-delta analog-to-digital converter (ADC), a flash ADC, a voltage-controlled oscillator (VCO) and a digital phase-locked loop (PLL) are implemented as parameterizable real number models using SystemVerilog. The models were created with satisfying accuracy, while their validation process was analyzed and achieved using a novel metric for accuracy estimation. The proposed models’ parameterizability enhances the usability of the models to various SoC designs. Aim of this work is to underline the RNM effectiveness provided by SystemVerilog, and exhibit a way to apply RNM for modeling and simulation of widely used analog/mixed-signal (AMS) blocks. The presented real number models were compared to Verilog-A, Verilog-AMS, and transistor-level SPICE models. All tests showed that the proposed real number models based on SystemVerilog demonstrate noteworthy improvement on simulation efficiency, with respect to previous works in the literature, preserving simultaneously sufficient accuracy. On the other side, mixed-signal verification can be considered as a significant matter for designing fast and robust mixed-signal SoC designs. Former conventional verification approaches present very slow verification time, which ultimately increases time to market. In this work, we also proposed effective functional verification architectures using Universal Verification Methodology (UVM) for the aforementioned SystemVerilog-based sigma-delta ADC, flash ADC and digital PLL real number models. The UVM effectiveness of the presented approaches combined with the real number models, which use a digital solver for fast simulations, encourages the creation of verification architectures with increased reusability and robustness, with respect to previous literature. The presented verification environments utilized constrained-random stimuli, analog assertions and coverage metrics for improved functional verification. An estimation of the verification quality (VQ) level of the suggested and the reference testbenches was demonstrated, where verification quality level was measured by combining functional coverage completeness (FCC), code coverage (CC), assertion coverage (AC) and error injection coverage (EIC). In all cases, the presented architectures verified the proper operation of the RNM models with coverage of more than 98%, in accordance with the specification parameters that were used for the models.