TCAD Simulation and study of the nanoscale UTBB FD-SOI MOSFET transistors
Creators: name: Αλεπίδης, Μιλτιάδης Αθανασίου
Publisher: name: Aristotle University of Thessaloniki
Year: 2018
Subjects: Τρανζίστορ επίδρασης πεδίου ανεπτυγμένα σε μονωτικό υπόστρωμα
Προσομοίωση
Καταπόνηση διάταξης
Υποβάθμιση διάταξης
SOI-MOSFET transistor
TCAD Simulation
Stress
Device degradation

description: Σκοπός της παρούσας διπλωματικής εργασίας είναι η διερεύνηση των κατάλληλων φυσικών μοντέλων για την περιγραφή της λειτουργίας των UTBB FD-SOI MOSFET τρανζίστορ και η αξιοποίηση των αποτελεσμάτων για την αξιολόγηση της υποβάθμισης των διατάξεων όταν αυτές υποβάλλονται σε καταπόνηση υψηλών ηλεκτρικών τάσεων. Αρχικά είναι απαραίτητη, η επιλογή των κατάλληλων μοντέλων για την περιγραφή των διατάξεων και έπειτα, η προσαρμογή των πιο κρίσιμων παραγόντων τους. Η επίτευξη αυτού του στόχου γίνεται δυνατή με την δημιουργία μιας θεωρητικής διάταξης/δομής (όμοια με των υπό μελέτη διατάξεων) και υπολογισμό των χαρακτηριστικών καμπυλών εισόδου ID-VG για διάφορους συνδυασμούς φυσικών μοντέλων, των οποίων η καλή προσαρμογή με τις καμπύλες των πειραματικών δεδομένων οδηγεί στην τελική επιλογή των μοντέλων. Τα κατάλληλα μοντέλα επιλέχθηκαν έτσι ώστε να υπάρχει καλή προσαρμογή των καμπυλών για όλες τις εφαρμοζόμενες τάσεις για το ίδιο σύνολο παραμέτρων. Γνωρίζοντας τα κατάλληλα μοντέλα για την περιγραφή των διατάξεων και τις κατάλληλες τιμές των παραμέτρων τους, είναι δυνατή η αναπαραγωγή αντίστοιχων χαρακτηριστικών μιας διάταξης με κανάλι 30 nm που έχει υποστεί ηλεκτρική καταπόνηση για χρόνο μέχρι 5000 s, εισάγοντας παγίδες στις διεπιφάνειες και τον όγκο του καναλιού. Η εξέλιξη των παγίδων και η υποβάθμιση της συσκευής κατά την ηλεκτρική καταπόνηση γίνονται φανερές μέσα από την προσομοίωση. Επιπλέον, η εισαγωγή μιας αντίστασης σειράς ήταν αναγκαία για την καλύτερη περιγραφή της διάταξης και συμφωνίας με τα πειραματικά δεδομένα.
description: The purpose of this thesis is the investigation of the appropriate physical models for nanoscale UTBB FD-SOI MOSFET transistors in order to assess the degradation of the devices due to hot carriers, after electrical stress is employed. This process started with the selection of the physical models and subsequently optimization of their most critical parameters. This became possible by defining a theoretical structure (similar to the studied devices) and after estimating the input characteristics ID-VG for various combinations of physical models, select the best one that fits in the experimental data, for all the applied biases combinations. The appropriate models were selected as to achieve the best overall fit keeping the same set of parameters regardless of the geometry of bias conditions. Having the appropriate models, along with their optimum parameters, we reproduced the input characteristics of the device with gate length 30 nm for stress times up to 5000 s, by inserting interface and bulk traps in the device. The simulation exposed the evolution of the traps with stress time, explaining the device electrical behaviour degradation. Moreover, a series resistance was necessary in order to explain better the device’s performance, as to agree with the experimental data.
description: Σε συνεργασία με το Ινστιτούτο Τεχνολογίας Γκρενόμπλ (Γαλλία), το ΕΚΕΦΕ Δημόκριτος, και το CNRS (Centre National de la Researche Scientifique, Γαλλία)