title: Modeling and Verification of 4H-SiC Trench MOS Integration using Trench-First-Technology
title: Modellierung und Verifikation der Integration von 4H-SiC Leistungs-MOSFET mit Graben-Zuerst-Technologie
Creators: name: Lim, Minwho
Publisher: name: Friedrich-Alexander-Universität Erlangen-Nürnberg (FAU)
Year: 2023

description: This work is dedicated to the investigation of process integration techniques. It aims at enhancing the electrical performance of SiC MOS devices, with a focus on the 4H-SiC double-trench MOSFET. The research explores the implementation of a particular manufacturing process known as “trench-first” process, where the formation of the trench structure precedes the implantation steps. This process sequence offers advantages in cases where equipment limitations hinder precise control over trench etching into the 4H-SiC epilayer due to doping concentration dependencies. The trench-first process facilitates an optimally rounded trench shape achieved through dry etching and subsequent annealing at 1400 °C in a hydrogen ambient independent of doping concentration. Moreover, this work investigates a self-aligned implantation process approach designed to overcome the limitations of mask-alignment of lithography. In this process, polysilicon is deposited and planarized within the trenches, and subsequent oxidation selectively oxidizes solely the polysilicon, leaving the 4H-SiC nearly unaffected. As a result, a combined polysilicon and oxide cap layer is formed within the trenches, serving as a self-aligned mask for the implantation process. The main objectives of this work involve investigating four key parameters using fabricated 4H-SiC double-trench MOS devices produced through trench-first process. Each parameter is evaluated through a combination of simulation and fabrication, enabling a comprehensive comparison of the results. The first parameter under investigation is integration density. Here, analytical approximation and numerical simulation reveal that reducing the cell pitch improves both on-resistance and breakdown voltage. However, the inherent geometrical properties of the double-trench MOSFET and equipment limitations impose constraints on the minimum achievable cell pitch. Consequently, devices with cell pitches of 3.5 µm, 4.0 µm, and 5.0 µm are fabricated, and it is observed that the devices with a cell pitch of 3.5 µm exhibit the best on-resistance of 5.5 mΩcm2 and a breakdown voltage up to 1089 V. The investigation then focuses on the p-well implantation parameters for the 3.5 µm cell pitch devices. The p-well region directly influences the doping concentration and length of the vertical channel in the 4H-SiC double-trench MOSFET. Simulation results highlight that excessively low aluminum doping concentrations or shallow p-well regions are prone to premature reach-through breakdown, whereas high aluminum doping concentrations lead to increase of on-resistance. As a result, it is proposed to employ appropriate p-well implantation parameters, such as a box-like plateau doping concentration of 5.0×1017 cm-3 or 7.0×1017 cm-3 with a depth of 0.9 µm, which yield the best on-resistance values of 3.4 mΩcm2 and 2.5 mΩcm2, respectively, along with breakdown voltage of 1120 V and 1060 V. Furthermore, the impact of tilted p+-implantation on breakdown capability is explored in terms of shielding efficiency. While on-resistance is not significantly affected, a 30° tilted implantation demonstrates an improvement in breakdown voltage by approx. 200 V. This improvement is attributed to the increased effectiveness of the shielding effect, which is achieved through enhanced lateral distribution of aluminum dopants. Another aspect investigated in this work is the stability of the gate oxide. To assess this, trench MOS capacitors are fabricated and evaluated. The gate oxide is formed using the LPCVD-TEOS layer as the chosen dielectric material. Post-deposition annealing is conducted in a nitric oxide ambient at 1250 °C for 1 or 2 hours, following established practices for planar MOS capacitors. The trench MOS capacitors, employing both the TEOS layer and the post-deposition annealing process, exhibit a reduced dielectric breakdown field of 25-35% compared to planar MOS capacitors due to the electric field crowding at trench bottom edges. Additionally, to evaluate the interface state density on the trench sidewalls, a specific trench MOS capacitor with approx. 150 nm oxide thickness on the mesa and trench bottom, and approx. 45 nm oxide on the trench sidewalls is fabricated. The interface state density of the trench sidewalls, approx. 4.6×1011 eV-1cm-2, shows only a slight difference compared to planar device, which is approx. 4.1×1011 eV-1cm-2, near the conduction band edge. In summary, this work showcases the successful utilization of the trench-first process in fabricating the 4H-SiC double-trench MOSFET. Through meticulous optimization of key parameters such as cell pitch, p-well implantation, and tilted p+-implantation, notable improvements in the electrical performance of 4H-SiC double-trench MOS devices have been achieved. Moreover, the trench MOS capacitor serves as a valuable tool for evaluating the suitability of gate oxides for 4H-SiC trench MOSFET applications.
description: Diese Arbeit widmet sich der Untersuchung von Prozessintegrationstechniken zur Verbesserung der elektrischen Leistung von SiC-MOS-Bauelemente, wobei ein besonderer Schwerpunkt auf dem 4H-SiC Doppel Source- und Gategräben MOS-Feldeffekttransistor liegt. Fokus der Untersuchungen liegt auf der Implementierung des sogenannten "Graben-Zuerst"-Herstellungsprozesses, bei dem die Bildung der Graben-Struktur der Implantation vorausgeht. Der besondere Vorteil dieses Prozesses liegt in der präziseren Graben-Ätzung, da herausfordernde Einflüsse der Dotierungskonzentration auf den Ätzprozess umgangen werden. Der Graben-Zuerst-Prozess ermöglicht eine freie Wahl der abgerundeten Graben-Form, die durch Trockenätzung und anschließendes Tempern bei 1400 °C in einer Wasserstoffumgebung erreicht wird. Darüber hinaus untersucht diese Arbeit einen selbstjustierten Implantationsprozess, der die Grenzen der maskenbasierten Lithografie überwinden soll. Bei diesem Prozess wird Polysilizium in die Gräben abgeschieden und planarisiert. Anschließend erfolgt eine selektive Oxidation, bei der ausschließlich das Polysilizium oxidiert wird und das 4H-SiC unbeeinflusst bleibt. Dadurch entsteht eine kombinierte Polysilizium- und Oxidschicht innerhalb der Gräben, die als selbstjustierte Maske für den Implantationsprozess dient. Die Hauptziele dieser Arbeit bestehen darin, vier Schlüsselparameter mithilfe von hergestellten 4H-SiC-Doppeltrench-MOS-Bauelementen zu untersuchen, die durch den Trench-First-Prozess hergestellt wurden. Jeder Parameter wird durch eine Kombination von Simulation und Herstellung evaluiert, was einen umfassenden Vergleich der Ergebnisse ermöglicht. Der erste zu untersuchende Parameter ist die Integrationsdichte. In analytischen Abschätzungen und numerischen Simulationen wird gezeigt, dass eine Reduzierung des Zellabstands sowohl den Widerstand als auch die Durchbruchspannung verbessert. Die inhärenten geometrischen Eigenschaften des Doppeltrench-MOSFETs und die Beschränkungen der Anlagen legen jedoch Einschränkungen für die minimal erreichbaren Zellweite fest. Infolgedessen werden Bauelemente mit Zellweiten von 3,5 µm, 4,0 µm und 5,0 µm hergestellt, wobei die Bauelemente mit einer Zellweite von 3,5µm den niedrigsten Widerstand von 5,5 mΩcm2 und die höchste Durchbruchspannung von 1089 V aufweisen. Als weiterer Design-Parameter wird die Ausgestaltung des p-Well-Profils diskutiert. Die Untersuchung konzentriert sich auf die Implantationsparameter für die Bauelemente mit einer Zellweite von 3,5 µm. Das p-Well-Gebiet beeinflusst direkt die Dotierungskonzentration und Länge des vertikalen Kanals im 4H-SiC-Doppeltrench-MOSFET und somit maßgeblich dessen elektrische Eigenschaften. Simulationsergebnisse zeigen, dass eine zu niedrig gewählte Dotierstoffkonzentration oder ein zu flach ausgestaltetes p-Well-Gebiet zu einem vorzeitigen „Reach-Through“ Durchbruch führt, während eine Erhöhung der Dotierstoffkonzentrationen einen Anstieg des Widerstands bewirkt. Daher wird vorgeschlagen, beispielweise eine flache Plateau-Dotierungskonzentration von 5,0×1017 cm-3 oder 7,0×1017 cm-3 mit einer Tiefe von 0,9 µm zu verwenden, da sie die niedrigsten Widerstandswerte von 3,4 mΩcm2 bzw. 2,5 mΩcm2 sowie die höchste Durchbruchspannung von 1120 V bzw. 1060 V liefern. Des Weiteren wird der Einfluss einer verkippten p+-Implantation auf die Durchbruchsfähigkeit in Bezug auf die Abschirmungseffizienz untersucht. Während der Widerstand unverändert bleibt, zeigt eine 30° verkippte Implantation eine Verbesserung der Durchbruchspannung um ca. 200 V. Ein weiterer in dieser Arbeit untersuchter Aspekt ist die Stabilität des Gateoxids. Zur Bewertung werden Trench-MOS-Kondensatoren hergestellt. Zur Bildung des Gateoxids wird ein LPCVD-Prozess gewählt. Nach der Abscheidung erfolgt ein Ausheilschritt in NO-Atmosphäre bei 1250 °C für 1 oder 2 Stunden gemäß etabliertem Verfahren für planare MOS-Kondensatoren. Die hergestellten Trench-MOS-Kondensatoren zeigen aufgrund der Feldverdrängung am Trench-Boden eine reduzierte Durchbruchfeldstärke von 25-35 % im Vergleich zu planaren MOS-Kondensatoren. Darüber hinaus wird zur Bewertung der Zustandsdichte an den Graben-Seitenwänden ein spezifischer Graben-MOS-Kondensator mit einer Oxiddicke von ca. 150 nm auf dem Mesa und dem Trench-Boden sowie einer Oxiddicke von ca. 45 nm an den Trench-Seitenwänden hergestellt. Die Grenzflächenzustandsdichte an den Graben-Seitenwänden beträgt ca. 4,6×1011 eV-1cm-2 und weist nur geringfügige Unterschiede im Vergleich zum planaren Bauelement auf, bei dem sie ca. 4,1×1011 eV-1cm-2 beträgt, in der Nähe des Leistungsbandes. Zusammenfassend zeigt diese Arbeit die erfolgreiche Anwendung des Graben-Zuerst-Prozesses bei der Herstellung des 4H-SiC-Doppel Source- und Gategräben MOSFETs. Durch eine sorgfältige Optimierung von Schlüsselparametern wie Zellabstand, p-Well-Implantation und verkippter p+-Implantation wurden deutliche Verbesserungen der elektrischen Leistungskennzahlen von 4H-SiC-Doppel Source- und Gategräben MOS-Bauelemente erzielt. Darüber hinaus dient der Graben-MOS-Kondensator als wertvolles Werkzeug zur Bewertung der Eignung von Gateoxide für 4H-SiC-Graben-MOSFET-Anwendungen.