Μελέτη των παρασιτικών χωρητικοτήτων σε τρανζίστορ FinFET τριών πυλών χωρίς προσμίξεις ή χαμηλής συγκέντρωσης προσμίξεων:
Creators: name: Σιδηροπούλου, Παναγιώτα Παύλου
Publisher: name: Aristotle University of Thessaloniki
Year: 2013
Subjects: Παρασιτικές χωρητικότητες Περιοχές extension
Parasitic capacitance
Extension
Triple-gate FinFETs
FinFET τριών πυλών

description: Σκοπός της συγκεκριμένης διπλωματικής εργασίας είναι η μελέτη των παρασιτικών χωρητικοτήτων που εισάγονται σε τρανζίστορ FinFET τριών πυλών χωρίς προσμίξεις ή με χαμηλή συγκέντρωση προσμίξεων λόγω της δομής της διάταξης. Η εργασία είναι χωρισμένη σε τρεις βασικές ενότητες. Η πρώτη σχετίζεται με το θεωρητικό υπόβαθρο των τρανζίστορ MOSFEF και με τα αναλυτικά και συμπαγή μοντέλα του ρεύματος και των χωρητικοτήτων των διατάξεων. Η δεύτερη σχετίζεται με τις προσομοιώσεις που έγιναν με το πρόγραμμα προσομοίωσης ATLAS (Silvaco) και η τελευταία αναφέρεται στα αποτελέσματα που εξάγαμε από τις προσομοιώσεις. Πιο συγκεκριμένα, στην πρώτη ενότητα παρουσιάζονται οι διατάξεις MOSFET και ο τρόπος λειτουργίας τους, καθώς και η τεχνολογία SOI και τα πλεονεκτήματα που αυτή παρουσιάζει σε σχέση με την τεχνολογία των διατάξεων συμπαγούς υποστρώματος πυριτίου (bulk-Si). Επίσης γίνεται μία γρήγορη αναφορά στα φαινόμενα μικρών διαστάσεων (short channel effects) που εμφανίζονται όταν οι διατάξεις φτάνουν την κλίμακα των νάνο-διαστάσεων. Στη συνέχεια παρουσιάζονται οι διατάξεις MOSFET πολλαπλών πυλών (mutli-Gate), μία υποκατηγορία των οποίων είναι και τα FinFET τριών πυλών (TG FinFETs), και στη δυνατότητα που μας δίνουν για συρρίκνωση του αγώγιμου καναλιού για την αποφυγή ανεπιθύμητων φαινομένων. Στο δεύτερο κομμάτι της πρώτης ενότητας παρουσιάζονται τα συμπαγή μοντέλα του ρεύματος και των χωρητικοτήτων των διατάξεων FinFET τριών πυλών, πάνω στα οποία βασιστήκαμε για να μελετήσουμε τις παρασιτικές χωρητικότητες που εισάγονται λόγω της δομής της διάταξης. Στη δεύτερη ενότητα παρουσιάζεται αρχικά μία σύντομη βιβλιογραφική περιγραφή της πλατφόρμας προσομοίωσης της Silvaco και στη συνέχεια οι προδιαγραφές των παραμέτρων που εισάγαμε εμείς για να πραγματοποιήσουμε τις προσομοιώσεις μας. Στην τρίτη και τελευταία ενότητα, παρουσιάζονται τα αποτελέσματα των προσομοιώσεων που έγιναν και αφορούν στην επίδραση της δομής της διάταξης, και στγκεκριμένα των περιοχών μεταξύ καναλιού και πηγής (source extension) και καναλιού και απαγωγού (drain extension), πάνω στις χωρητικότητες της πύλης, της πηγής και του απαγωγού του τρανζίστορ FinFET. Η μελέτη αυτή έγινε για ένα τρανζίστορ FinFET τριών πυλών μήκους καναλιού L=24nm, πλάτους fin W=12nm και ύψους fin H=20nm, μεταβάλλοντας τη συγκέντρωση των προσμίξεων Next στις περιοχές των extension από την τιμή 1016cm-3 έως την τιμή 7*1019cm-3, το μήκος των extension Lext μεταξύ 5nm και 50nm και την επικάλυψη του οξειδίου πάνω από τις περιοχές των extension από 0% έως 100% επικάλυψη. Τέλος, να τονίσουμε ότι στις προσομοιώσεις μας δεν έχουν ληφθεί υπόψη κβαντικά φαινόμενα καθώς οι διαστάσεις της διάταξης μας είναι τέτοιες που να μην εμφανίζονται.
description: The purpose of this thesis is the investigation of parasitic capacitances in undoped or lightly doped nanoscale triple-gate FinFETs. The work is divided into three main sections. The first is related to the theoretical background of MOSFEF transistors and the compact models of drain current and capacitance in triple-gate FinFETs, the second is related to the simulations performed with the simulation program ATLAS (Silvaco) and the latter refers to the results obtained from simulations. The first section presents the MOSFET devices and their operating methods, the SOI technology and the advantages it presents in relation to bulk-Si technology. It provides also a quick reference to the short channel effects that occur when the devices reach nano-scale dimensions. Then we present multi-gate MOSFET devices, subclasses of which are the triple-gate FinFETs and their scaling-down advantages they have to avoid unwanted phenomena. In the second part of the first section we present the compact model of drain current [5] and capacitance [6] in triple-gate FinFETs, which we used to study the parasitic capacitances that appear due to the structure of the devices. The second section presents first a description of the simulator program Atlas (Silvaco) that we used and then the parameter specifications that we introduced to carry out our simulations. In the third and final section we present the simulation results that we obtained regarding the effect of the device structure (extension regions) on the gate, source and drain capacitances of TG FinFETs. We considered a triple-gate (TG) FinFET with channel length L=24nm, fin width W=12nm and fin height H=20nm, varying the doping concentration Next in the extension regions between 1016cm-3 and 7*1019cm-3, the extension length Lext between 5nm and 50nm and the oxide overlap over the extension regions from 0 % to 100 %. Finally, we notice that we didn’t take into account quantum effects in our simulations.