NANOMETER LAYERS AND STRUCTURES IN SILICON ELECTRONICS
Authors: ПОПОВ В.П. , АНТОНОВ В.А. , ТАРКОВ М.С. , МЯКОНЬКИХ А.В. , РУДЕНКО К.В. 
Published: September 2024

Приведены результаты по миниатюризации структур кремний-на-изоляторе (КНИ) и элементов КНИ интегральных схем (ИС). Для повышения производительности ИС требовалось увеличить барьеры и тянущие электрические поля за счёт диэлектриков high-k и наноразмеров, что приводило к заметному снижению подвижности носителей заряда при уменьшении длины и толщины канала. Это, наряду с ростом утечки из-за туннельных токов исток/сток, ограничило физическую длину канала 10 нм даже при замене кремния двумерными материалами, такими как графен и дихалькогениды металлов. Трёхмерная интеграция в форме двухзатворных транзисторов с полным обеднением в структурах КНИ с high-k скрытым диэлектриком (h-k ВОХ) в виде так называемых ребристых транзисторов (FinFET) с двумя-четырьмя (опоясывающими - GAA) затворами и каналами из нанопроводов (NW FET), нанолистов (NS FET), нановилок (FS FET), 2D -материалов и их 3D -упаковки позволила увеличить число транзисторов на чипе, но не их производительность. В качестве альтернативы рассмотрен вариант роста функциональности элементов заменой диэлектриков в конденсаторах и транзисторах сегнетоэлектриками, а резисторов - мемристорами, что ведёт к переходу от двоичной к нейроморфной логике, а также к реализации принципов радиофотоники, квантовых устройств и сенсоров с параллельной обработкой. Динамически регулируемый порог и поляризация подзатворных сегнетоэлектриков комплементарных МОП-транзисторов в гетеросистемах-на-кристалле сохранят сверхнизкое энергопотребление.

The results on the miniaturization of silicon-on-insulator (SOI) structures and SOI elements of integrated circuits (IC) are presented. To increase the IC performance, it is necessary to increase barriers and pulling electric fields due to high-k dielectrics and nanoscales, which lead to a noticeable decrease in the mobility of charge carriers with a decrease in the channel length and thickness. This, along with an increase in leakage due to source-drain tunnel currents, limits the physical length of the channel to 10 nm even when replacing silicon with two-dimensional (2D) materials such as graphene and metal dichalcogenides [1]. Three-dimensional (3D) integration in the form of double-gate transistors with complete depletion in SOI structures with a high-k buried dielectric (h- k BOX), in the form of the so-called fin transistors (FinFET) with two to four (gate-all-around ─ GAA) gates and channels of nanowires (NW FET), nanosheets (NS FET), nanoforks (FS FET), 2D materials and their 3D packaging allows one to increase the number of transistors on the chip, but not their performance. As an alternative, the option of increasing the functionality of the elements is considered, by replacing dielectrics in capacitors and transistors with ferroelectrics, and resistors with memristors, which leads to a transition from binary to neuromorphic logic, as well as to the implementation of the principles of radiophotonics, quantum devices, and sensors with parallel processing. A dynamically adjustable threshold and polarization of the gate ferroelectrics of complementary MOSFETs in heterosystems on a chip (SoC) will preserve ultra-low power consumption.