Patent RU-194411-U1 (RU)
Title: Цифровой стабилизатор напряжения с фазочастотным управлением
IPC: G05F1/56
Filed: 2019-08-06
Granted: 2019-12-10
Abstract: Предлагаемая полезная модель относится к цифровым системам регулирования и может быть использована в пассивных беспроводных микроустройствах в качестве компонента модуля питания. Для реализации устройства на основе только цифровых компонентов, в результате чего достигается уменьшение времени установления выходного напряжения, уменьшение пульсаций выходного напряжения и совместимость с технологическими процессами разработки цифровых интегральных микросхем, поскольку цифровой стабилизатор допускает масштабирование по рабочим напряжениям и параметрам процесса и потребляет меньше мощности, в цифровой стабилизатор напряжения с фазочастотным управлением, содержащий фазочастотный детектор со знаком, введены первый генератор, управляемый напряжением, на вход которого подается опорное напряжение, второй генератор, управляемый напряжением, вход которого соединен с выходной шиной устройства, цифровой контроллер, состоящий из генератора тактовых импульсов, реверсивного k-разрядного последовательно-параллельного сдвигового регистра, разделенного на n-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных - с выходом источника логического нуля, и m-разрядный сдвиговый регистр, тактовый вход которого соединен с выходом генератора тактовых импульсов, вход данных -с выходом источника логической единицы, на вход сброса n-разрядного сдвигового регистра подается сигнал сброса, на вход установки m-разрядного сдвигового регистра подается сигнал начальной установки, матрица из k параллельно включенных р-канальных МОП-транзисторов, затворы которых соединены с соответствующими выходами реверсивного k-разрядного последовательно-параллельного сдвигового регистра, так что сумма разрядов n-разрядного сдвигового регистра и m-разрядного сдвигового регистра равна общему числу р-канальных МОП-транзисторов в матрице из k параллельно включенных р-канальных МОП-транзисторов, на истоки р-канальных МОП-транзисторов подается стабилизируемое входное напряжение, стоки р-канальных МОП-транзисторов подключены к выходной шине устройства, нагрузка, вход которой соединен с выходной шиной устройства, а выход - с общей шиной, причем фазочастотный детектор со знаком состоит из логического элемента исключающее ИЛИ, который включает первый логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом первого генератора, управляемого напряжением, второй логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго генератора, управляемого напряжением, четвертый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом первого логического элемента 2ИЛИ-НЕ, второй - с выходом второго логического элемента 2ИЛИ-НЕ, третий логический элемент 2ИЛИ-НЕ, второй вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, пятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом четвертого логического элемента 2ИЛИ-НЕ, шестой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, седьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом пятого логического элемента 2ИЛИ-НЕ, восьмой логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом шестого логического элемента 2ИЛИ-НЕ и с первым входом третьего логического элемента 2ИЛИ-НЕ, второй - с выходом первого логического элемента 2ИЛИ-НЕ, девятый логический элемент 2ИЛИ-НЕ, первый вход которого соединен с выходом второго логического элемента 2ИЛИ-НЕ, второй - с выходом седьмого логического элемента 2ИЛИ-НЕ и со вторым входом пятого логического элемента 2ИЛИ-НЕ, логического элемента 2ИЛИ, первый вход которого соединен с выходом девятого логического элемента 2ИЛИ-НЕ и со вторым входом второго логического элемента 2ИЛИ-НЕ, второй - с выходом восьмого логического элемента 2ИЛИ-НЕ и с первым входом первого логического элемента 2ИЛИ-НЕ, а выход - с входом генератора тактовых импульсов, RS-триггера, вход установки которого соединен с выходом восьмого логического элемента 2ИЛИ-НЕ, вход сброса - с выходом девятого логического элемента 2ИЛИ-НЕ, а выход - с управляющим входом n-разрядного сдвигового регистра и с управляющим входом m-разрядного сдвигового регистра. 3 ил.