Patent DE-102019133640-B4 (DE)
Title: Bitzelle, die eine bit-schreib-maskierungsfunktion unterstützt
Inventor: FUJIWARA HIDEHIRO
IPC: G11C11/419
Filed: 2019-12-10
Granted: 2022-08-11
Abstract: Speicherzelle (200, 300, 600) mit:einem Datenspeicher (210, 610), der einen Eingang (Q) und einen Ausgang (QB) aufweist und so eingerichtet ist, dass er an dem Ausgang (QB) ein Ausgangssignal in einem Zustand hält, der einem Zustand eines Eingangssignals an dem Eingang (Q) entspricht, wobei der Datenspeicher (210, 610) ein Paar Inverter (212, 214) aufweist und jeder Inverter (212, 214) des Paars Inverter (212, 214) einen p-Metalloxidhalbleiter-Transistor (P2, P4, P6) und einen n-Metalloxidhalbleiter-Transistor (N2, N4, N6) aufweist; undeinem Zugriffssteuerelement, das so eingerichtet ist, dass es Daten in den Datenspeicher (210, 610) eingibt und aus diesem ausgibt, wobei das Zugriffssteuerelement Folgendes aufweist:ein Lese-Zugriffssteuerelement (220, 620), das so eingerichtet ist, dass es von einer Lese-Zugriffssteuerleitung (RWL, RWLB) ein Lese-Zugriffssteuersignal empfängt, das zwischen mindestens einem Lese-Aktivierungszustand und mindestens einem Lese-Deaktivierungszustand wählbar ist, und an eine Lese-Signalleitung (RBL) ein Signal ausgibt, das dem Ausgangssignal an dem Ausgang (QB) des Datenspeichers (210, 610) entspricht, wenn das Lese-Zugriffssteuersignal in dem Lese-Aktivierungszustand ist,ein erstes Schreib-Zugriffssteuerelement, das so eingerichtet ist, dass es von einer ersten Schreib-Zugriffssteuerleitung (WX, WXB) ein erstes Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist, undein zweites Schreib-Zugriffssteuerelement, das so eingerichtet ist, dass es von einer zweiten Schreib-Zugriffssteuerleitung (WY, WYB) ein zweites Schreib-Zugriffssteuersignal empfängt, das zwischen mindestens einem Schreib-Aktivierungszustand und mindestens einem Schreib-Deaktivierungszustand wählbar ist, wobeidas erste Schreib-Zugriffssteuerelement und das zweite Schreib-Zugriffssteuerelement gemeinsam so eingerichtet sind, dass sie ein Schreiben eines Datensignals aus einer Schreib-Signalleitung (WY, WYB) in den Eingang (Q) des Datenspeichers (210, 610) nur dann zulassen, wenn das erste Schreib- Zugriffssteuersignal und das zweite Schreib-Zugriffssteuersignal beide in ihren jeweiligen Schreib-Aktivierungszuständen sind;das erste Schreib-Zugriffssteuerelement eine erste Mehrzahl von Schalttransistoren (N1, P3, P1, N3) aufweist;das zweite Schreib-Zugriffssteuerelement eine zweite Mehrzahl von Schalttransistoren (N0, P5, P0, N5) aufweist;das Lese-Zugriffssteuerelement (220) eine dritte Mehrzahl von Schalttransistoren (N7, P7) aufweist;jeder Transistor dern ersten Mehrzahl von Schalttransistoren (N1, P3, P1, N3), der zweiten Mehrzahl von Schalttransistoren (N0, P5, P0, N5) und der dritten Mehrzahl von Schalttransistoren (N7, P7) jeweil ein p-Metalloxidhalbleiter-Transistor oder ein n-Metalloxidhalbleiter-Transistor ist; undjeder der n-Metalloxidhalbleiter-Transistoren und p-Metalloxidhalbleiter-Transistoren ein Finnen-Feldeffekttransistor (400) ist, wobei die n-Metalloxidhalbleiter-Transistoren eine erste gemeinsame Finne (430B) nutzen und entlang dieser angeordnet sind und die p-Metalloxidhalbleiter-Transistoren eine zweite gemeinsame Finne (430A) nutzen und entlang dieser angeordnet sind.