Patent DE-102014013493-B4 (DE)
Title: Verfahren zur Regelung der Leistungsbelastung eines MOS-Leistungstransistors
Inventor: ROTTER THOMAS
IPC: G05D23/19
Filed: 2014-09-08
Granted: 2023-02-09
Abstract: Verfahren zur Regelung der Temperatur eines MOS-Transistors (TR),• wobei der MOS-Transistor (TR) zusammen mit mindestens einer Temperaturmessvorrichtung (TS) monolithisch auf einem Substrat (Sub) untergebracht ist und• wobei die Temperaturmessvorrichtung (TS) innerhalb einer integrierten Schaltung zur Verwendung in dem MOS-Transistor (TR) der integrierten Schaltung oder im thermischen Wirkzusammenhang mit diesen zur Erfassung der Temperatur eines oder mehrerer MOS-Transistoren (TR) im Betrieb dadurch gekennzeichnet ist,• dass A) die Temperaturmessvorrichtung (TS) eine Poly-Silizium-PN-Diode (Poly_D) oder eine Poly-Silizium-PIN-Diode (Poly_D) ist-und• dass die Poly-Silizium-PN-Diode (Poly_D) ein Serienschaltung mit zwei Poly-Silizium-PN-Dioden (Poly_Da, Poly_Db) zur Vervielfachung des Messsignals aufweist und• dass B) die Temperaturmessvorrichtung (TS) gegenüber den elektrischen Komponenten (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR), die im Substratmaterial (Sub), aus dem der MOS-Transistor (TR) gefertigt ist, selbst oder isoliert davon ausgebildet sind, insbesondere von den Source- (S) und Drain-(D) Kontakten und dem Kanal (chn) des MOS-Transistors (TR) und der p+-Implantation (body) bzw. bei einem PNP-DMOS-Transistor eine n+-Implantation (body) und der N-Wanne (NWELL) bzw. bei einem PNP-DMOS-Transistor eine p-Wanne oder ein p-Substrat und dem p++-Wannenkontakt (BC) bzw. bei einem PNP-DMOS-Transistor ein n++-Wannenkontakt, abgesehen von der eigenen Verdrahtung innerhalb einer Verschaltung (Figur 16) elektrisch isoliert ist und mit diesem MOS-Transistor (TR) oder Teilen (TR1, TR2, TR3, S, D, G, BC, Sub, NWELL, A1, A2, chn, body) dieses MOS-Transistors (TR) thermisch leitend thermisch verbunden ist und• dass C) der Abstand (d) des polykristallinen Siliziums (PSD) der Temperaturmessvorrichtung (TS) zu dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere zu dem Substrat (Sub), weniger als 800nm oder weniger als 400nm oder weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt und• dass D) das polykristalline Silizium (PSD) der Temperaturmessvorrichtung (TS) von dem Substratmaterial (Sub), insbesondere dem Wafer-Material, in dem die halbleitenden und einkristallinen Teile (S, D, G, BC, Sub, NWELL, chn, body) des MOS-Transistors (TR) gefertigt sind, insbesondere von dem Substrat (Sub), durch ein Dielektrikum elektrisch isoliert ist, dessen Dicke weniger als 200nm oder weniger als 100nm oder weniger als 50nm oder weniger als 20nm oder weniger als 10nm beträgt, und• wobei der MOS-Transistor (TR) aus einem oder mehreren Teiltransistoren (TR1, TR2, TR3) besteht und mit den Schritten• Vergleichen des Messsignals (Vist) der mindestens einen Temperaturmessvorrichtung (TS) des MOS-Transistors (TR) mit dem Messsignal (Vref) einer korrespondierenden Temperaturmessvorrichtung (Dk) eines matchenden Transistors (TRk) oder eines matchenden Transistorteils oder eines matchenden Teiltransistors durch Differenzbildung der beiden besagten Messsignale in einer Differenzbildungsvorrichtung ; und Erzeugen eines Differenzsignals (Tsig); und• Benutzen des Differenzsignals (Tsig) zur Regelung des Drain- oder Source-Stromes durch diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistor (TR1, TR2, TR3) des MOS-Transistors (TR) und/oder des Spannungsabfalls über diesen MOS-Transistor (TR) oder einen Teil des MOS-Transistors oder einen Teiltransistor (TR1, TR2, TR3) des MOS-Transistors (TR).