Patent ES-2847228-T3 (ES)
Title: Decodificación separada de direcciones de lectura y escritura en un sistema de memoria para admitir operaciones simultáneas de lectura y escritura de memoria
Inventor: GARG MANISH
IPC: G11C11/419
Filed: 2017-09-05
Granted: 2021-08-02
Abstract: Un circuito de selección de células de bits de memoria (502) para un sistema de memoria que comprende células de bits de memoria de un solo puerto y configurado para decodificar por separado las direcciones de lectura y escritura de memoria en selecciones de fila y columna de lectura y escritura, respectivamente, el circuito de selección de células de bits de memoria configurado para: en respuesta a una operación de escritura en memoria: recibir una selección de fila de escritura (432) que indica una fila de células de bits de memoria (R(0)- R(N)) entre una pluralidad de filas de células de bits de memoria en una matriz de memoria correspondiente a una dirección de escritura en memoria para la operación de escritura en memoria; recibir una selección de columna de escritura (434) que indica una columna de células de bits de memoria (C(0)-C(M)) entre una pluralidad de columnas de células de bits de memoria en la matriz de memoria correspondiente a la dirección de escritura en memoria para la operación de escritura en memoria; seleccionar la columna de células de bits de memoria de las células de bits de memoria en la matriz de memoria direccionada por la selección de columna de escritura (434); y generar una selección de fila de lectura/escritura (526) que indica la operación de escritura en memoria; y seleccionar la fila de células de bits de memoria de células de bits de memoria en la matriz de memoria direccionada por la selección de fila de escritura (432) en respuesta a la selección de fila de lectura/escritura que indica la operación de escritura en memoria; y en respuesta a una operación de lectura de memoria: recibir una selección de fila de lectura (426) que indica una fila de células de bits de memoria (R(0)- R(N)) entre la pluralidad de filas de células de bits de memoria en la matriz de memoria correspondiente a una dirección de lectura de memoria para la operación de lectura de memoria; recibir una selección de columna de lectura (428) que indica una columna de células de bits de memoria (C(0)-C(M)) entre la pluralidad de columnas de células de bits de memoria en la matriz de memoria correspondiente a la dirección de lectura de memoria para la operación de lectura de memoria; seleccionar la columna de células de bits de memoria de células de bits de memoria en la matriz de memoria direccionada por la selección de columna de lectura (428); el circuito de selección de células de bits de memoria (502) caracterizado por que está configurado, además, para: generar una selección de fila de lectura/escritura (526) que indica la operación de lectura de memoria en respuesta a la operación de escritura en memoria que no está presente para la operación de lectura de memoria; y seleccionar la fila de células de bits de memoria de las células de bits de memoria en la matriz de memoria direccionada por la selección de fila de lectura (426) en respuesta a la selección de fila de lectura/escritura que indica la operación de lectura de memoria.