Patent SU-1061279-A1 (SU)
Title: Устройство определени конца блока циклического кода
Inventor: LOSEV YURIJ I
IPC: H04L7/04
Filed: 1982-07-16
Granted: 1983-12-15
Abstract: УСТРОЙСТВО ОПРЕДЕЛЕНИЯ  КОНЦА БЛОКА ЦИК ЛИЧЕСКОГО КОДА,  содержащее приемный регистр и последовательно  соединенные первый регистр сдвига , с обратными св з ми, первый элемент  ИЛИ и инвертор, отличающеес  тем, что,  с целью повышени  точности определени   конца блока циклического кода путем уменьшени  веро тности ложного фазировани ,  введены второй регистр сдвига с обратными  св з ми, дешифратор, блок пам ти,  тринадцать элементов И, второй элемент  ИЛИ, лини  задержки, два счетчика импульсов , два управл ющих триггера, триггер  фазировани  и генератор тактовых импульсов , при этом выходы приемного регистра  подключены к первым входам первого , третьего и четвертого элементов И, причем  к вторым входам первого и четвертого  элементов И, а также ко входу линии задержки  и первым входам первого счетчика  импульсов, втррого элемента ИЛИ, второго  и одиннадцатого элементов И подключен  выход генератора тактовых импульсов, а  выход восьмого элемента И подключен к  первому входу второго регистра сдвига с  обратными св з ми непосредственно и  через блок пам ти к первому входу дев того  элемента И, к второму входу которого,  а также к вторым входам третьего и одиннадцатого  элементов И и третьим входам  первого и четвертого элементов И подключен  пр мой выход триггера фазировани , инверсный выход которого подключен  к первым входам двенадцатого и тринадцатого  элементов И и второму входу второго  элемента И, причем выходы седьмого,  четвертого, первого, второго и дев того  элементов И подключены к второму, третьему , четвертому, п тому и шестому входам  второго регистра сдвига с обратными св з ми , выход которого подключен к второму  входу первого элемента И, выход инверто  ра подключен к нулевому входу триггера  фазировани  и второму входу первого  счетчика импульсов, выход которого подключен  ко входу дешифратора, первый выход  которого подключен к информационному  входу первого управл ющего триггера , к нулевому входу которого и информа  ционному входу второго управл ющего триг (Л гера подключен второй выход дещифратора,  третий и четвертый выходы которого подключены  соответственно к нулевому входу  второго управл ющего триггера и первому  входу дес того элемента И, к второму входу  которого подключен выход инвертора,  выход дес того элемента И подключен к  информационному входу триггера фазировани , при этом выход линии задержки  О5  подключен к второму входу второго элемента  . ИЛИ, выход которого подключен к  третьим входам третьего и дев того элеЮ  ментов И, а выходы первого и второго   управл ющих триггеров подключены соотсо  ветственно к вторым входам двенадцатого  и тринадцатого элементов И, причем вход  приемного регистра объединен с первыми  входами п того и седьмого элементов И  и  вл етс  первым входом устройства, вторым  входом которого  вл ютс  объединенные  первые входы шестого и восьмого элементов  И, выход двенадцатого элемента И  подключен к вторым входам щестого и седьмого  элементов И, выход тринадцатого  элемента И подключен к вторым входам  п того и восьмого элементов И, выходы