Patent DE-102018130328-B4 (DE)
Title: Integrierte Schaltungen mit Überkreuz-Kopplungskonstrukten und Halbleitervorrichtungen, die integrierte Schaltungen enthalten
Inventor: DO JUNG-HO
IPC: H01L27/092
Filed: 2018-11-29
Granted: 2023-04-20
Abstract: Integrierte Schaltung, aufweisend:eine erste aktive Region (R21; R41; R43; R51; R61; R71) und eine zweite aktive Region (R22; R42; R44; R52; R62; R72), die sich jeweils auf einem Substrat (SUB) in einer ersten horizontalen Richtung erstrecken, wobei sich die erste aktive Region (R21; R41; R43; R51; R61; R71) und die zweite aktive Region (R22; R42; R44; R52; R62; R72) parallel erstrecken und sich jeweils im Typ ihrer Leitfähigkeit unterscheiden;eine erste Gate-Leitung (G21; G41; G44; G51; G61; G71), die sich in einer zweiten horizontalen Richtung erstreckt, welche die erste horizontale Richtung kreuzt, wobei die erste Gate-Leitung (G21; G41; G44; G51; G61; G71) mit der ersten aktiven Region (R21; R41; R43; R51; R61; R71) einen ersten Transistor (T12) bildet, und wobei der erste Transistor (T12) ein Gate aufweist, das dafür ausgelegt ist, ein erstes Eingangssignal (A) zu empfangen;eine zweite Gate-Leitung (G22; G42; G45; G52; G62; G72), die sich in der zweiten horizontalen Richtung erstreckt, wobei die zweite Gate-Leitung (G22; G42; G45; G52; G62; G72) mit der zweiten aktiven Region (R22; R42; R44; R52; R62; R72) einen zweiten Transistor (T23) bildet, und wobei der zweite Transistor (T23) ein Gate aufweist, das dafür ausgelegt ist, das erste Eingangssignal (A) zu empfangen; undeine dritte Gate-Leitung (G23; G43; G46; G53; G63; G73), die sich zwischen der ersten und der zweiten Gate-Leitung (G21, G22; G41, G42; G44, G45; G51, G52; G61, G62; G71, G72) in der zweiten horizontalen Richtung kontinuierlich von der ersten aktiven Region (R21; R41; R43; R51; R61; R71) zur zweiten aktiven Region (R22; R42; R44; R52; R62; R72) erstreckt und mit der ersten und der zweiten aktiven Region (R21, R22; R41, R42; R43, R44; R51, R52; R61, R62; R71, R72) einen dritten Transistor (T22) bzw. einen vierten Transistor (T13) bildet, wobei sowohl der dritte als auch der vierte Transistor (T22, T13) ein Gate aufweisen, das dafür ausgelegt ist, ein zweites Eingangssignal (B) zu empfangen,wobei die erste Gate-Leitung (G21; G41; G44; G51; G61; G71) eine erste partielle Gate-Leitung (G21_1; G41_1; G44_1; G511; G61_1; G71_1) umfasst, welche die erste aktive Region (R21; R41; R43; R51; R61; R71) in einer dritten Richtung, die senkrecht ist zur ersten horizontalen Richtung und zur zweiten horizontalen Richtung, überlappt, und wobei die erste partielle Gate-Leitung (G21_1; G41_1; G44_1; G51_1; G61_1; G71_1) ein Ende in einer Region zwischen der ersten und der zweiten aktiven Region (R21, R22; R41, R42; R43, R44; R51, R52; R61, R62; R71, R72) aufweist,wobei die erste Gate-Leitung (G21; G41; G44; G71) ferner eine erste Dummy-Gate-Leitung (G21_2; G41_2; G44_2; G71_2) aufweist, die zumindest einen Abschnitt aufweist, der die zweite aktive Region (R22; R42; R44; R72) in der dritten Richtung überlappt, und von der ersten partiellen Gate-Leitung (G21_1; G41_1; G441; G71_1) beabstandet ist,wobei die integrierte Schaltung (20; 40a; 40b; 40c; 70) ferner umfasst:eine erste Brücke, die Source/Drain-Regionen, die in der zweiten aktiven Region (R22; R42; R44; R72) zu beiden Seiten der ersten Dummy-Gate-Leitung (G21_2; G41_2; G44_2; G71_2) angeordnet sind, elektrisch verbindet.