Patent DE-102018123875-B4 (DE)
Title: Halbleitervorrichtung und -ausrüstung
Inventor: KOBAYASHI HIROAKI
IPC: H01L27/146
Filed: 2018-09-27
Granted: 2024-02-01
Abstract: Halbleitervorrichtung (APR), mit einem Stapel aus einem ersten Chip (1) und einem zweiten Chip (2), wobei der erste Chip (1) eine Vielzahl von Bildelementschaltungen (10) aufweist, die in einer Matrixform von J Zeilen und K Spalten angeordnet sind, und der zweite Chip (2) eine Vielzahl von elektrischen Schaltungen (20) aufweist, die in einer Matrixform von T Zeilen und U Spalten angeordnet sind,wobei der erste Chip (1) eine erste Halbleiterschicht (11) mit einer Vielzahl von Halbleiterbauelementen (100), die die Vielzahl von Bildelementschaltungen (10) konfiguriert, und eine erste Leiterstruktur (12) mit M Leiterschichten umfasst, die die Vielzahl von Bildelementschaltungen (10) konfiguriert;wobei der zweite Chip (2) eine zweite Halbleiterschicht (21) mit einer Vielzahl von Halbleiterbauelementen (200), die die Vielzahl von elektrischen Schaltungen (20) konfiguriert, und eine zweite Leiterstruktur (22) mit N Leiterschichten umfasst, die die Vielzahl von elektrischen Schaltungen (20) konfiguriert,wobei die erste Leiterstruktur (12) zwischen der ersten Halbleiterschicht (11) und der zweiten Halbleiterschicht (21) angeordnet ist,wobei die zweite Leiterstruktur (22) zwischen der ersten Leiterstruktur (12) und der zweiten Halbleiterschicht (21) angeordnet ist,wobei ein erster leitfähiger Abschnitt (131), der in einer M-ten Leiterschicht der ersten Leiterstruktur (12) aus der ersten Halbleiterschicht (11) umfasst und mit einer Schaltung (10) der Vielzahl von Bildelementschaltungen (10) verbunden ist, und ein zweiter leitfähiger Abschnitt (231) elektrisch verbunden sind, der in einer N-ten Leiterschicht der zweiten Leiterstruktur (22) aus der zweiten Halbleiterschicht (21) umfasst und mit einer Schaltung (20) der Vielzahl von elektrischen Schaltungen (20) verbunden ist,wobei ein dritter leitfähiger Abschnitt (133), der in der M-ten Leiterschicht umfasst und mit einer Schaltung (10) der Vielzahl von Bildelementschaltungen (10) verbunden ist, und ein vierter leitfähiger Abschnitt (233) elektrisch verbunden sind, der in der N-ten Leiterschicht umfasst und mit einer Schaltung (20) der Vielzahl von elektrischen Schaltungen (20) verbunden ist,wobei eine kürzeste Leiterbahn von dem zweiten leitfähigen Abschnitt (231) zu der Vielzahl von Halbleiterbauelementen (100), die die Vielzahl von Bildelementschaltungen (10) konfiguriert, eine erste Länge (L11) hat, und eine kürzeste Leiterbahn von dem ersten leitfähigen Abschnitt (131) zu der Vielzahl von Halbleiterbauelementen (200), die die Vielzahl von elektrischen Schaltungen (20) konfiguriert, eine zweite Länge (L12) hat,wobei eine kürzeste Leiterbahn von dem vierten leitfähigen Abschnitt (233) zu der Vielzahl von Halbleiterbauelementen (100), die die Vielzahl von Bildelementschaltungen (10) konfiguriert, eine dritte Länge (L31) hat, und eine kürzeste Leiterbahn von dem dritten leitfähigen Abschnitt (133) zu der Vielzahl von Halbleiterbauelementen (200), die die Vielzahl von elektrischen Schaltungen (20) konfiguriert, eine vierte Länge (L32) hat,wobei eine Summe der dritten Länge (L31) und der vierten Länge (L32) länger als eine Summe der ersten Länge (L11) und der zweiten Länge (L12) ist.