Patent UA-142396-U (UA)
Title: Формувач періодичної послідовності двоімпульсних кодових серій із налаштованими часовими параметрами
Filed: 2019-07-15
Abstract: Формувач періодичної послідовності двоімпульсних кодових серій із налаштованими часовими параметрами містить: спільне джерело живлення (±Е); реверсивний двійковий лічильник, налаштований на режим віднімання, зі входом дозволу синхронного паралельного завантаження і входами подачі змінних, що завантажуються (забезпечують налаштування формувача на задані часові параметри вихідних імпульсів), входом дозволу режиму лічби і входом асинхронної установки у нульовий стан, виходом переповнення; JK-тригер зі входом асинхронної установки у нульовий стан; перший і другий елементи І; двовходовий і чотиривходовий елементи АБО; два інвертори; ланцюжок, що складається із послідовно з'єднаних резистора і конденсатора, підключеного до спільного джерела живлення, загальна точка яких з'єднана з першими входами першого і другого елементів І; вихід другого елемента І з'єднано зі входом асинхронної установки лічильника у нульовий стан; виходи другого, третього і четвертого розрядів лічильника з'єднано зі входами чотиривходового елемента АБО; вхід першого інвертора з'єднано з виходом переповнення лічильника; тактовий вхід лічильника утворює вхід формувача, на який надходить безперервна періодична послідовність імпульсів з виходу зовнішнього кварцового генератора. Введено: перший і другий RS-тригери, цифровий компаратор; третій і четвертий елементи І; перша і друга кнопки, що працюють на замикання: другий, третій і четвертий резистори, перші виводи яких з'єднані з плюсом джерела живлення. Другий вивід другого резистора утворює вивід рівня логічної одиниці. Другий вивід третього резистора з'єднано зі входом S першого RS-тригера і першим контактом першої кнопки. Вхід R першого RS-тригера з'єднано з виходом першого елемента І. Вихід першого RS-тригера з'єднано з першим входом двовходового елемента АБО, другий вхід якого з'єднано з виходом компаратора і першим входом четвертого елемента І. Другий вивід четвертого резистора з'єднано з другим входом першого елемента І і першим контактом другої кнопки. Другі контакти кнопок з'єднані із загальною точкою (мінусом) джерела живлення. Вихід першого інвертора з'єднано зі входом дозволу режиму лічби лічильника. Вхід другого інвертора з'єднано з виходом першого (молодшого) розряду лічильника, а його вихід з'єднано з першим входом чотиривходового елемента АБО. Вихід чотиривходового елемента АБО з'єднано зі входами J і K JK-тригера, з першим входом третього елемента І і входом установки в одиничний стан другого RS-тригера. Тактовий вхід JK-тригера з'єднано зі входом формувача. Другий вхід третього елемента І з'єднано з виходом переповнення лічильника. Прямий вихід другого RS-тригера з'єднано з другим входом четвертого елемента І, вихід якого і утворює вихід формувача. Перша група входів компаратора з'єднана з виходами відповідних розрядів лічильника. Входи асинхронної установки у нульовий стан JK- і RS-тригерів з'єднано з виходом другого елемента І. При налаштуванні формувача на формування періодичної послідовності двоімпульсних кодових серій, тривалість перших (непарних) імпульсів у якої дорівнює семи періодам тактових імпульсів, тривалість паузи між першими і другими імпульсами дорівнює двом періодам тактових імпульсів, тривалість других (парних) імпульсів дорівнює одинадцяти періодам тактових імпульсів, тривалість паузи між другими і першими імпульсами дорівнює одному періоду тактових імпульсів, тобто період проходження двоімульсних серій дорівнює двадцять одному періоду тактових імпульсів. Затримка початку формування відносно стартового сигналу дорівнює дванадцяти періодам. Перший вхід паралельного завантаження лічильника з'єднано з прямим виходом JK-тригера, другий вхід з'єднано з рівнем логічного нуля, третій вхід з'єднано з інверсним виходом JK-тригера. Четвертий вхід з'єднано з рівнем логічної одиниці. Перший вхід другої групи входів компаратора з'єднано з інверсним виходом JK-тригера. Другий вхід з'єднано з прямим виходом JK-тригера. Третій і четвертий входи другої групи входів компаратора з'єднано з рівнем логічного нуля. Перший і третій керуючі входи компаратора з'єднано з рівнем логічного нуля. Другий керуючий вхід з'єднано з рівнем логічної одиниці.