Patent DE-112011106185-B3 (DE)
Title: Impulssignal-Ausgangsschaltung und Schieberegister
Inventor: AMANO SEIKO
IPC: G09G3/18
Filed: 2011-02-25
Granted: 2023-05-04
Abstract: Halbleitervorrichtung, umfassend:einen ersten bis sechzehnten Transistor,wobei Polaritäten jedes des ersten bis sechzehnten Transistors gleich sind,wobei einer von einer Source und einem Drain des ersten Transistors (101) mit einem von einer Source und einem Drain des zweiten Transistors (102) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des dritten Transistors (105) mit einem von einer Source und einem Drain des vierten Transistors (106) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des fünften Transistors (108) mit einem von einer Source und einem Drain des sechsten Transistors (109) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des fünften Transistors (108) mit einem Gate des zweiten Transistors (102) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des fünften Transistors (108) mit einem Gate des vierten Transistors (106) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des siebten Transistors (110) mit dem anderen von der Source und dem Drain des fünften Transistors (108) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des achten Transistors (107) mit dem einen von der Source und dem Drain des dritten Transistors (105) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des achten Transistors (107) mit einem Gate des ersten Transistors (101) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des neunten Transistors (101) mit einem von einer Source und einem Drain des zehnten Transistors (102) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des elften Transistors (105) mit einem von einer Source und einem Drain des zwölften Transistors elektrisch (106) verbunden ist,wobei einer von einer Source und einem Drain des dreizehnten Transistors (108) mit einem von einer Source und einem Drain des vierzehnten Transistors (109) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des dreizehnten Transistors (108) mit einem Gate des zehnten Transistors (102) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des dreizehnten Transistors (108) mit einem Gate des zwölften Transistors (106) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des fünfzehnten Transistors (110) mit dem anderen von der Source und dem Drain des dreizehnten Transistors (108) elektrisch verbunden ist,wobei einer von einer Source und einem Drain des sechzehnten Transistors (107) mit dem einen von der Source und dem Drain des elften Transistors (105) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des sechzehnten Transistors (107) mit einem Gate des neunten Transistors (101) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des zweiten Transistors (102) mit einer ersten Verdrahtung (31) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des vierten Transistors (106) mit der ersten Verdrahtung (31) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des sechsten Transistors (109) mit der ersten Verdrahtung (31) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des zehnten Transistors (102) mit der ersten Verdrahtung (31) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des zwölften Transistors (106) mit der ersten Verdrahtung (31) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des vierzehnten Transistors (109) mit der ersten Verdrahtung (31) elektrisch verbunden ist,wobei ein Gate des dritten Transistors (105) mit einer zweiten Verdrahtung (24) elektrisch verbunden ist,wobei ein Gate des sechsten Transistors (109) mit der zweiten Verdrahtung (24) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des ersten Transistors (101) mit einer dritten Verdrahtung (24) elektrisch verbunden ist,wobei ein Gate des elften Transistors (105) mit der dritten Verdrahtung (24) elektrisch verbunden ist,wobei ein Gate des vierzehnten Transistors (109) mit der dritten Verdrahtung (24) elektrisch verbunden ist,wobei der eine von der Source und dem Drain des neunten Transistors (101) mit einer vierten Verdrahtung (27) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des ersten Transistors (101) mit einer fünften Verdrahtung (21) elektrisch verbunden ist,wobei ein Gate des fünften Transistors (108) mit einer sechsten Verdrahtung (22) elektrisch verbunden ist,wobei der andere von der Source und dem Drain des neunten Transistors (101) mit der sechsten Verdrahtung (22) elektrisch verbunden ist,wobei ein Gate des achten Transistors (107) mit einer siebten Verdrahtung (32) elektrisch verbunden ist,wobei ein Gate des sechzehnten Transistors (107) mit der siebten Verdrahtung (32) elektrisch verbunden ist,wobei die zweite Verdrahtung (24) ausgebildet ist, ein erstes Signal einzugeben,wobei die dritte Verdrahtung (24) ausgebildet ist, ein zweites Signal auszugeben,wobei die vierte Verdrahtung (27) ausgebildet ist, ein drittes Signal auszugeben,wobei die fünfte Verdrahtung (21) ausgebildet ist, ein erstes Taktsignal einzugeben,wobei die sechste Verdrahtung (22) ausgebildet ist, ein zweites Taktsignal einzugeben,wobei ein Verhältnis W/L einer Kanalbreite W zu einer Kanallänge L des ersten Transistors (101) größer ist als ein Verhältnis W/L einer Kanalbreite W zu einer Kanallänge L des vierten Transistors (106), undwobei ein Verhältnis W/L einer Kanalbreite W zu einer Kanallänge L des neunten Transistors (101) größer ist als ein Verhältnis W/L einer Kanalbreite W zu einer Kanallänge L des zwölften Transistors (106).