Patent JP-H08506917-A (JP)
Title: 非常に大規模に集積化されたプレーナ読み出し専用メモリにおける改善
IPC: G11C16/06
Filed: 1994-02-10
Abstract: (57)【要約】 メモリコアのプリチャージ 
複数のビットラインと複数の仮想的な接地ラインとを選択的にチャージすることによってデータ読み出しされる非常に大規模な読み出し専用メモリは、上記複数のビットラインと複数の仮想的な接地ラインの対向する端部にあるメモリコアの上部と下部の両方におけるメモリコアの複数のビットラインと複数の仮想的な接地ラインとをプリチャージすることによって、実質的により高速でデータ読み出しされる。上記メモリコアは、シーケンシャルな複数のクロックに同期してより高位のアドレスとより低位のアドレスのプリチャージ信号を提供するプリチャージデコーダを用いてプリチャージされる。上記プリチャージデコーダは、メモリコアの複数のアドレス信号によってメモリコアの複数のセクタをプリチャージするように選択される。プリチャージデコーダは、全体のメモリコアがこの方法でプリチャージされるように、メモリコアの各セクタに対して提供される。 ダイナミックデジタル回路における準安定性   を最小化するためのラッチ回路の改善 １つのメモリにおけるアドレスラッチ回路の動作は、データ出力が切り換えを駆動するときのに発生されるグラウンドサージ制御論理信号ＳＵＲＧをまず受信することにより条件設定がなされる。このことは、これらの同一のドライバからの雑音がメモリを誤ってアドレス指定することを防止する。準安定状態は、入力回路又は中間回路が安定化されるまでは出力が発生されないようにラッチを構成する複数のゲートのトリガポイントを選択し、かつ、ほとんど同時の入力間の衝突が起きるときに、入力又は中間回路において好ましい出力条件を提供することによって防止される。その入力へのラッチの出力の帰還はさらに、準安定性を減少させる。 最適な動作速度を有する非常に大   規模に集積化されたメモリにおけるデータ多重化 左コアハーフと右コアハーフに分割された読み出し専用メモリは、寄生キャパシタンスを減少させるように、コアハーフの複数のビットラインの中間の物理的近傍において各コアハーフへのセンスアンプの出力を分離することを検証することによって、改善された読み出しアーキテクチャを有して提供される。ただ１つの部分が選択され、１つのマルチプレクサを介して出力ドライバに読み出される。これによって、全体のメモリコアをプリチャージすることによって通常生成された電力消費と雑音発生は、２の係数で減少される。複数のセンスアンプの出力の立ち上がり時間と立ち下がり時間は、グラウンドの跳ね返りと電圧源の跳ね返りがメモリの出力において実質的に減少されるように、出力ドライバの切り換え特性に一致するように調整される。 非常に大規模に集積化されたメ   モリプリチャージの時間制御のためのワンショットパル   ス発生器 プリチャージ信号ＰＣＯＫによってプリチャージされる非常に大規模に集積化されたメモリコアにおいては、プリチャージ信号ＰＣＯＫの発生のための改善されたタイミングが、遅延トリガ信号ＤＭＹＳＥＣＰＣを発生するように、１本のビットラインに接続されたＲＯＭコアの少なくともその部分をシミュレーションするダミーメモリアレイの使用により達成される。遅延されたトリガ信号ＤＭＹＳＥＣＰＣは、直接に内部接続され、かつＰＣＯＫ信号がそこから得られたＣＭＯＳインバータに直接に接続された、対をなすＣＭＯＳ差動アンプの入力に接続される。遅延トリガ信号ＤＭＹＳＥＣＰＣの遅延時間は、ダミーアレイにおける複数のメモリセルの電圧しきい値をプログラムすることによって部分的に操作される。ＰＣＯＫを発生するための回路における複数のトリガポイントは、ＣＭＯＳ差動アンプに対する入力ＦＥＴのチャンネル幅を変化し、かつ、それに接続されたＣＭＯＳインバータのトリガポイントを、縦続接続された出力に一致させるように、ＣＭＯＳ差動アンプの利得を調整することによってセットされる。 ＣＭＯＳトリ   ガ回路 読み出し専用メモリコアにおいて、トリガ信号ＴＲＩＧの改善された発生は、直接に内部接続され、かつそこからトリガ信号ＴＲＩＧが得られるＣＭＯＳインバータに直接に接続される１対の縦続接続されたＣＭＯＳ差動アンプの使用により達成される。縦続接続された複数の差動アンプは、上記ＣＭＯＳ差動アンプへの入力ＦＥＴのチャンネル幅を変化し、もしくは、その出力に接続されるＣＭＯＳインバータのトリガポイントに一致させるように、複数のＣＭＯＳ差動アンプの利得を調整することによってセットされる複数のトリガポイントを有する。トリガ回路は、非活性（イナクティブ）であるときはいつでも、ゼロの電力消費にパワーダウンされる。 ＶＬＳＩメモリのタイミング制御のためのワンショット   パルス発生器 改善されたプリチャージのタイミング制御は、１本のダミーワードラインを放電する手段によって、一連のプリチャージクロックの第１のクロックＰＣ０をオフにすることによって提供される。ダミーワードラインは複数のダミーワードラインのセグメントとを備え、ここで、各セグメントはパラレルにチャージされるが、シリーズに放電される。複数のワードラインのセグメントに対して必要とされる放電時間は、読み出し専用メモリにおけるある選択されたワードラインの端部の接地電位への放電を可能にするために十分である。良好な性能を有する改善されたタイミングは、例えば、高速プロセスのパラメータのためのＲＯＭコアに対する改善されたプリチャージ時間が実現されるように、一連のプリチャージクロックＰＣ０及びＰＣ１の中で最も早いプリチャージクロックＰＣ０をオフにすることによって達成される。 アドレス遷移検出をブロックするためのＲＣ遅   延回路 アドレス遷移検出信号ＳＵＲＧのパルス幅の改善された遅延及び制御は、アドレス遷移検出ブロック信号ＳＵＲＧの幅を決定するための制御ゲート信号を変化するために用いられる集積化されたＲＣ回路を提供することによって達成される。ＳＵＲＧは、アドレス遷移検出回路に印加されて、出力ドライバが読み出しサイクルの終了時に切り換えられるときに当該アドレス遷移検出回路を保護する。アドレス遷移検出ブロック信号ＳＵＲＧの始まりは、論理ゲート遅延信号上でトリガされる一方、ＳＵＲＧ信号のパルス幅は、ＲＣ集積回路の容量性部分がすばやくプリチャージされた後、上記遅延信号に応答して放電されるＲＣ集積回路によって決定される。 １つのデータ入力信号のためのＣＭＯＳセンスアンプ／   ラッチ回路 改善されたラッチ及びデータ検出能力を有してデータビットを検出するための読み出し専用メモリ回路における使用のためのセンスアンプは、４個の入力差動アンプの使用により提供される。上記入力のうちの２つはデータビット信号ＢＩＴに接続される一方、他の２つの入力は、ダミービットラインＤＭＹ０及びＤＭＹ１に接続される。上記データビット信号に接続される入力ＦＥＴのコンダクタンスは、より高い負の雑音電圧が差動アンプを不平衡にすることなしに許容されるように、ダミービットラインに接続された入力よりも大きいことが可能である。さらに、差動アンプは、例えば、複数の入力がより雑音が少ない状態となった後の時間まで、プリチャージ周期中において複数の入力から絶縁されたその複数の出力を有する。またさらに、センスアンプの複数の出力は、いったん複数の入力が差動アンプを介して出力に接続されるときに、よりすばやい応答を可能にするために、等しい電圧にプリチャージされる。データは高い信頼性で検出された後に、データは差動アンプにラッチされ、その出力は再び入力から切り離され、このとき、複数の入力は、ラッチされたデータ出力に対して影響を与えることなしに、次の読み出しサイクルに応答して変化する。データが検出されてラッチされた後、次いで、センスアンプはパワーダウンされ、その結果、当該回路において電力が消費されない。 半導体メモリにおけ   る使用のための低雑音Ｘデコーダ回路 非常に大規模なメモリにおいては、所望されない累積された複数の電圧が、ほとんどすべてのデバイスが通常オフであるときでさえ、クロック同期されたノードに接続された多数のデバイスの浮遊キャパシタンスからのダイナミックノード上で確立されることが可能である。すべての読み出しサイクルで上記ダイナミックノードを論理０に放電する放電トランジスタと、選択されないデバイスのためにこの状態を保持するためのクランプトランジスタとを提供することによって、そのような所望されない浮遊電圧が確立されることを防止することができる。 改善された時定   数発生回路 安定なタイミング信号は、ＲＣ遅延素子の出力に接続された電圧供給の範囲を介して放電される１つのノードからタイミング信号を発生することによって、コストがより安価であって本来安定ではない複数の集積回路ＲＣ遅延素子を用いて発生することができる。基礎タイミングノードが放電状態におけるある電圧に到達する時刻において、タイミング制御回路における基礎タイミングノード上における時刻信号の発生を基礎とすることによって、上記供給電圧における増大は、ＲＣ遅延素子に接続された対応する複数の回路素子と、タイミング回路内の他のノードの切り換え速度における変化をオフセットするために用いられることができる。ＲＣ遅延素子の供給電圧は、事実、基礎タイミングノードを１つのデバイスのしきい値電圧を介して電圧供給ＶＤＤに接続するとともに、第２のデバイスを介してグラウンドに接続することによって、１つ又はそれ以上のデバイスしきい値電圧によって直接的にオフセットしてもよい。 メモ   リ回路歩留り発生器及びタイミング調整器 複数のキャパシタの増分値は、選択的なしきい値電圧を有するＲＯＭコアＦＥＴと、ＥＰＲＯＭコアのＦＥＴと、ＲＡＭセルと、ＲＯＭヒューズ型リンク、又は非ヒューズ型ＲＯＭリンクとを介して、ダミービットラインに、プログラム可能に印加される。ダミービットラインは、複数のメモリセルの読み出し専用メモリアレイ内で、最悪の場合の論理１又は最悪の場合の論理０のいずれかをシミュレーションするように、ビットライン電圧を搬送する。ダミービットライン電圧は、トリガ回路への制御信号として用いられる。トリガ回路は、適当なしきい値で、メモリ回路に接続される複数のセンスアンプを制御するために用いられるトリガ信号を発生する。従って、ダミービットライン上の遅延時刻をプログラム可能に変更することによって、メモリの読み出しサイクルは、高速であって高品質のメモリ生産物を提供するように読み出し時間サイクルを最小化し、又は、低速であるがより高い歩留りを有するメモリ生産物をより安価で提供して読み出し時間サイクルを最大化するように、プログラム可能に変更することができる。