Patent WO-2011096978-A2 (WO)
Title: Cellule de mémoire non volatile à 5 transistors
Inventor: POPLEVINE PAVEL
IPC: G11C16/30
Filed: 2010-11-29
Abstract: La présente invention concerne un procédé de programmation d'une matrice de cellules de mémoire non volatile (NVM) comprenant une pluralité de cellules de NVM. Chaque cellule de NVM dans la matrice comprend : un transistor de commande NMOS comportant des électrodes de source, de drain, et de région de substrat connectées en commun et une électrode de grille connectée à un nœud de stockage ; un transistor d'effacement PMOS comportant des électrodes de source, de drain, et de région de substrat connectées en commun et une électrode de grille connectée au nœud de stockage ; un transistor de données NMOS comportant des électrodes de source, de drain, et de région de substrat et une électrode de grille connectées au nœud de stockage, l'électrode de région de substrat étant connectée à un nœud de substrat commun ; un premier transistor de grille de passage NMOS comportant une électrode de source connectée à l'électrode de drain du transistor de données NMOS, une électrode de drain connectée à une première ligne de bit de matrice, une électrode de région de substrat connectée au nœud de substrat commun, et une électrode de grille connectée à une première ligne de mot de matrice ; et un second transistor de grille de passage NMOS comportant une électrode de drain connectée à l'électrode de source du transistor de données NMOS, une électrode de source connectée à une seconde ligne de bit de matrice, une électrode de région de substrat connectée au nœud de substrat commun, et une électrode de grille connectée à une seconde ligne de mot de matrice. Le procédé de programmation de matrice de cellules de NVM consiste à : pour chaque cellule de NVM dans la matrice de cellules de NVM, régler les électrodes de source, de drain, de région de substrat, et de grille du transistor de commande NMOS, du transistor d'effacement PMOS, et du transistor de données NMOS de la cellule de NVM à 0 V ; pour chaque cellule dans la matrice sélectionnée pour la programmation, régler soit la première ligne de mot de matrice à une tension d'interdiction positive tout en réglant la première ligne de bit à 0 V, soit régler la seconde ligne de mot de matrice à la tension d'interdiction positive tout en réglant la seconde ligne de bit à 0 V, soit les deux, tout en réglant le nœud de substrat commun à 0 V ; pour chaque cellule dans la matrice non sélectionnée pour la programmation, régler la première et la seconde ligne de mot de matrice à 0 V tout en réglant la première ou la seconde ligne de bit de matrice (ou les deux) à la tension d'interdiction positive ou à 0 V tout en réglant le nœud de substrat commun à 0 V ; augmenter la tension de commande de 0 V à une tension de commande positive maximum et la tension d'effacement de 0 V à une tension d'effacement positive maximum pendant une période de temps de programmation ; diminuer la tension de commande de la tension de commande positive maximum à 0 V et la tension d'effacement de la tension d'effacement positive maximum à 0 V ; et retourner toutes les électrodes dans la matrice qui sont réglées à la tension d'interdiction positive à 0 V.